一种3D NAND存储器件及其制造方法技术

本发明专利技术提供一种3D NAND存储器件及其制造方法，首先提供衬底，衬底上依次形成有阻挡层以及第一堆叠层，第一堆叠层由绝缘层和牺牲层交替层叠而成，以阻挡层作为刻蚀停止层，对第一堆叠层进行刻蚀形成沟道孔，去除沟道孔底部的阻挡层，完成对沟道孔的刻蚀。在本申请实施例中，在对第一堆叠层进行刻蚀的过程中，阻挡层对衬底形成了保护作用，这样去除阻挡层之后，衬底未被损伤，从而减少后续工艺，提高器件性能。

A 3D NAND Memory Device and Its Manufacturing Method

【技术实现步骤摘要】
一种3DNAND存储器件及其制造方法
本专利技术涉及半导体领域及其制造领域，特别涉及一种3DNAND存储器件及其制造方法。
技术介绍
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3DNAND存储器件。在3DNAND存储器件结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的存储器件结构。在3DNAND的制造工艺中，如图1所示，现在衬底100上形成绝缘层1101和牺牲层1102的堆叠层110，在堆叠层110中形成贯穿堆叠层的沟道孔120，在沟道孔中形成存储层从而构成存储单元串；之后，在堆叠层上形成贯穿堆叠层的共源极沟槽(图未示出)，通过共源极沟槽可以将多个不同的存储器件分隔开，并通过共源极沟槽将堆叠层中的牺牲层替换为导电层，作为所形成存储器件的控制栅极。现有技术中，在堆叠层110中形成贯穿堆叠层110的沟道孔120时，通常通过各向异性的干法刻蚀来实现，然而对沟道孔120的刻蚀均匀性不能保证，同时会对堆叠层110下的衬底100造成损伤，影响后续工艺和器件性能。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种3DNAND存储器件及其制造方法，提高了刻蚀均匀性，简化后续工艺，提高器件性能。为实现上述目的，本专利技术有如下技术方案：本申请实施例提供了一种3DNAND存储器件的制造方法，包括：提供衬底，所述衬底上依次形成有阻挡层和第一堆叠层，所述第一堆叠层由绝缘层和牺牲层交替层叠而成；以所述阻挡层作为刻蚀停止层，对所述第一堆叠层进行刻蚀形成沟道孔；去除所述沟道孔底部的阻挡层。可选的，所述阻挡层为多晶硅层。可选的，所述衬底和所述阻挡层之间还形成有所述第二堆叠层，所述第二堆叠层包括依次形成的绝缘层和牺牲层，所述方法还包括：去除所述沟道孔底部的第二堆叠层。可选的，所述第二堆叠层为下选择管BSG层。可选的，所述方法还包括：以所述阻挡层作为刻蚀停止层，对所述第一堆叠层进行刻蚀形成共源极沟槽；去除所述共源极沟槽中的阻挡层。可选的，所述方法还包括：对所述沟道孔底部的衬底通过离子注入掺杂。本申请实施例还提供了一种3DNAND存储器件，包括：衬底；所述衬底上依次形成的阻挡层以及第一堆叠层，所述第一堆叠层由绝缘层和栅极层交替层叠而成；贯穿所述第一堆叠层和所述阻挡层的沟道孔以及共源极沟槽。可选的，所述阻挡层为多晶硅层。可选的，所述衬底和所述阻挡层之间还形成有所述第二堆叠层，所述第二堆叠层包括依次形成的绝缘层和栅极层，所述沟道孔和所述共源极沟槽还贯穿所述第二堆叠层。可选的，所述第二堆叠层为下选择管BSG层。本专利技术实施例提供了一种3DNAND存储器件及其制造方法，首先提供衬底，衬底上依次形成有阻挡层以及第一堆叠层，第一堆叠层由绝缘层和牺牲层交替层叠而成，以阻挡层作为刻蚀停止层，对第一堆叠层进行刻蚀形成沟道孔，去除沟道孔底部的阻挡层，完成对沟道孔的刻蚀。在本申请实施例中，在对第一堆叠层进行刻蚀的过程中，阻挡层对衬底形成了保护作用，这样去除阻挡层之后，衬底未被损伤，从而减少后续工艺，提高器件性能。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。图1为现有技术中的3DNAND存储器件的示意图；图2为实际操作中的3DNAND存储器件的示意图；图3示出了根据本专利技术实施例提供的一种3DNAND存储器件的制造方法的流程示意图；图4-9为根据本专利技术实施例的制造方法形成存储器件过程中的结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
中的描述，现有技术中，在堆叠层中形成贯穿堆叠层的沟道孔，通常通过各向异性的干法刻蚀来实现，然而对沟道孔的刻蚀均匀性不能保证，同时会对堆叠层下的衬底造成损伤。参考图2所示，通过一次各向异性的干法刻蚀形成沟道孔120时，沟道孔120中央区域的刻蚀速度较快，而边缘区域的刻蚀速度较慢，因此在中央区域相对边缘区域较深，由于堆叠层110的层数较多，刻蚀形成的沟道孔120较深，导致沟道孔120内不同位置的深度差异明显。在进行沟道孔120的刻蚀时，通常会保证沟道孔120的边缘区域刻蚀到衬底100处，这样在沟道孔120的中央区域的衬底会被部分刻蚀。对于有损伤的衬底，需要通过单晶外延工艺(SEG)来生长源区，而SEG工艺的操作复杂，成本较高。如何降低沟道孔刻蚀过程中对衬底的损伤，简化后续工艺，是本领域亟待解决的问题。基于以上技术问题，本申请实施例提供了一种3DNAND存储器件及其制造方法，首先提供衬底，衬底上依次形成有阻挡层以及第一堆叠层，第一堆叠层由绝缘层和牺牲层交替层叠而成，以阻挡层作为刻蚀停止层，对第一堆叠层进行刻蚀形成沟道孔，去除沟道孔底部的阻挡层，完成对沟道孔的刻蚀。在本申请实施例中，在对第一堆叠层进行刻蚀的过程中，阻挡层对衬底形成了保护作用，这样去除阻挡层之后，衬底未被损伤，从而减少后续工艺，提高器件性能。下面结合附图对本申请实施例提供的3DNAND存储器件及其制造方法进行详细说明。参考图3所示为本申请实施例提供的一种3DNAND存储器件及其制造方法的流程图，该方法包括以下步骤：S101，提供衬底100，衬底100上依次形成有阻挡层130和第一堆叠层110，第一堆叠层110由绝缘层1101和牺牲层1102交替层叠而成，参考图4和图5所示。在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，SiliconOnInsulator)或GOI(绝缘体上锗，GermaniumOnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。如图4所示，在本实施例中，所述衬底100为体硅衬底，用于支撑在其上的器件结构，同时能够改善薄膜特性。阻挡层130是形成于衬底100上的，可以对衬底100形成保护作用。阻挡层130例如可以是多晶硅，当然也可以是其他材料。第一堆叠层110是形成于阻挡层130上的，第一堆叠层110的层数决定了垂直方向上的存储单元的个数，第一堆叠层110的层数例如可以为8层、32层、64层等，层数越多，集成度越高。可以采用化学气相沉积、原子层沉积或其本文档来自技高网...

【技术保护点】
1.一种3D NAND存储器件的制造方法，其特征在于，包括：提供衬底，所述衬底上依次形成有阻挡层和第一堆叠层，所述第一堆叠层由绝缘层和牺牲层交替层叠而成；以所述阻挡层作为刻蚀停止层，对所述第一堆叠层进行刻蚀形成沟道孔；去除所述沟道孔底部的阻挡层。

【技术特征摘要】
1.一种3DNAND存储器件的制造方法，其特征在于，包括：提供衬底，所述衬底上依次形成有阻挡层和第一堆叠层，所述第一堆叠层由绝缘层和牺牲层交替层叠而成；以所述阻挡层作为刻蚀停止层，对所述第一堆叠层进行刻蚀形成沟道孔；去除所述沟道孔底部的阻挡层。2.根据权利要求1所述的方法，其特征在于，所述阻挡层为多晶硅层。3.根据权利要求1所述的方法，其特征在于，所述衬底和所述阻挡层之间还形成有所述第二堆叠层，所述第二堆叠层包括依次形成的绝缘层和牺牲层，所述方法还包括：去除所述沟道孔底部的第二堆叠层。4.根据权利要求3所述的方法，其特征在于，所述第二堆叠层为下选择管BSG层。5.根据权利要求1-4任意一项所述的方法，其特征在于，还包括：以所述阻挡层作为刻蚀停止层，对所述第一堆叠层进行刻...

【专利技术属性】
技术研发人员：刘毅华，刘峻，范鲁明，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42