三维存储器及其制造方法技术

本发明专利技术涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。所述三维存储器包括：衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔；存储串，位于所述沟道孔内，包括沿沟道孔的径向方向依次叠置于所述沟道孔表面的阻挡层、电荷俘获层、隧穿层和沟道层；隔离层，位于所述电荷俘获层的底部侧端面与所述沟道层之间，用于阻挡电子在所述电荷俘获层与所述沟道层之间的迁移。本发明专利技术避免了所述沟道层与所述电荷俘获层之间的直接接触，阻挡了电荷在沟道层与电荷俘获层之间的迁移，有效改善了三维存储器的编写和擦除性能。

Three-Dimensional Memory and Its Manufacturing Method

The invention relates to the field of semiconductor manufacturing technology, in particular to a three-dimensional memory and its manufacturing method. The three-dimensional memory includes: a substrate having a stacking structure on the substrate and a channel hole running through the stacking structure in a direction perpendicular to the substrate; a storage string located in the channel hole, including a barrier layer, a charge capture layer, a tunnel layer and a channel layer stacked on the surface of the channel hole in turn along the radial direction of the channel hole, and a isolation layer located in the charge capture layer. Between the bottom side end face of the capture layer and the channel layer, it is used to block the migration of electrons between the charge capture layer and the channel layer. The invention avoids the direct contact between the channel layer and the charge capture layer, prevents the charge migration between the channel layer and the charge capture layer, and effectively improves the writing and erasing performance of the three-dimensional memory.

【技术实现步骤摘要】
三维存储器及其制造方法
本专利技术涉及半导体制造
，尤其涉及一种三维存储器及其制造方法。
技术介绍
随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3DNAND(三维NAND)存储器；随着集成度的越来越高，3DNAND存储器已经从32层发展到64层，甚至更高的层数。在3DNAND存储器中，具有由层间绝缘层和栅极交替堆叠形成的堆叠结构，所述堆叠结构包括核心区域以及围绕所述核心区域设置的台阶区域。所述核心区域，用于信息的存储；所述台阶区域，位于所述堆叠结构的端部，用于向所述核心区域传输控制信息，以实现信息在所述核心区域的读写。同时，为了实现对3DNAND存储器中数据存储的控制，在所述堆叠结构的核心区域还包括贯穿所述堆叠结构的沟道孔、以及填充于所述沟道孔中的存储串。但是，现有的三维存储器中，由于存储串中的电荷俘获层底部的端面与沟道层直接接触，从而严重影响了三维存储器的性能。因此，如何避免电荷俘获层底部的端面与沟道层直接接触，从而改善三维存储器的电性能，是目前亟待解决的技术问题。
技术实现思路
本专利技术提供一种三维存储器及其制造方法，用于解决现有技术中由于电荷俘获层底部的端面与沟道层直接接触而导致的三维存储器性能较差的问题。为了解决上述问题，本专利技术提供了一种三维存储器，包括：衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔；存储串，位于所述沟道孔内，包括沿沟道孔的径向方向依次叠置于所述沟道孔表面的阻挡层、电荷俘获层、隧穿层和沟道层；隔离层，位于所述电荷俘获层的底部侧端面与所述沟道层之间，用于阻挡电子在所述电荷俘获层与所述沟道层之间的迁移。优选的，还包括：外延半导体层，位于所述沟道孔的底部，所述外延半导体层具有凹槽；所述沟道层覆盖所述凹槽的内壁表面，以与所述外延半导体层电连接。优选的，所述电荷俘获层包括覆盖于所述沟道孔侧壁表面的第一子俘获层以及自所述第一子俘获层的底部沿所述径向方向朝向所述沟道孔内部凸出的第二子俘获层；所述隔离层位于所述第二子俘获层朝向所述沟道层的端面处。优选的，所述阻挡层包括位于所述沟道孔侧壁表面与所述第一子俘获层之间的第一子阻挡层以及自所述第一子阻挡层的底部沿所述径向方向朝向所述沟道孔内部凸出的第二子阻挡层；所述隧穿层包括覆盖于所述第一子俘获层表面的第一子隧穿层以及自所述第一子隧穿层的底部沿所述径向方向朝向所述沟道孔内部凸出的第二子隧穿层；所述隔离层位于所述第二子阻挡层与所述第二子隧穿层之间。优选的，所述凹槽的内壁侧面具有一绝缘侧墙，所述绝缘侧墙的顶面与所述阻挡层的底面接触；所述沟道层至少覆盖所述绝缘侧墙表面及所述凹槽的内壁底面。优选的，在沿所述沟道孔的径向方向上，所述绝缘侧墙的宽度小于所述隔离层的宽度。优选的，所述凹槽的内壁侧面具有台阶；所述绝缘侧墙位于所述台阶的上表面。优选的，所述隔离层的材料为禁带宽度大于所述电荷俘获层的氧化物材料。为了解决上述问题，本专利技术还提供了一种三维存储器的制造方法，包括如下步骤：提供一衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔；形成存储串于所述沟道孔内，所述存储串包括沿沟道孔的径向方向依次叠置于所述沟道孔表面的阻挡层、电荷俘获层、隧穿层和沟道层，所述电荷俘获层的底部端面与所述沟道层之间具有隔离层，所述隔离层用于阻挡电子在所述电荷俘获层与所述沟道层之间的迁移。优选的，所述沟道孔的底部还具有外延半导体层；形成存储串于所述沟道孔内的具体步骤包括：依次形成阻挡层、电荷俘获层和隧穿层，所述阻挡层覆盖于所述沟道孔侧壁表面及所述外延半导体层表面，所述电荷俘获层覆盖于所述阻挡层表面，所述隧穿层覆盖于所述电荷俘获层表面；形成牺牲层于所述隧穿层表面；刻蚀所述沟道孔的底部，形成至少贯穿所述牺牲层、隧穿层和所述电荷俘获层的开口，所述开口沿所述径向方向的宽度小于所述沟道孔；沿所述开口氧化所述电荷俘获层的端部，形成所述隔离层。优选的，所述开口贯穿所述牺牲层、隧穿层和所述电荷俘获层；形成所述隔离层之后还包括如下步骤：刻蚀所述阻挡层及所述外延半导体层，形成凹槽于所述外延半导体层内；去除所述牺牲层，暴露所述隧穿层；形成覆盖于所述隧穿层、所述隔离层、所述阻挡层和所述凹槽内壁表面的沟道层。优选的，形成至少暴露所述阻挡层的开口的具体步骤包括：刻蚀所述沟道孔的底部，形成贯穿所述牺牲层、所述隧穿层、所述电荷俘获层、所述阻挡层并延伸至所述外延半导体层内的开口，以于所述外延半导体层内形成凹槽。优选的，沿所述开口氧化所述电荷俘获层的端面的具体步骤包括：沿所述开口氧化所述电荷俘获层的端面以及所述凹槽的内壁表面，形成所述隔离层以及覆盖于所述凹槽内壁表面的绝缘层。优选的，形成所述隔离层之后还包括如下步骤：刻蚀所述凹槽底部的所述绝缘层，暴露所述外延半导体层，残留于所述凹槽内壁侧面的绝缘层形成绝缘侧墙；去除所述牺牲层，暴露所述隧穿层；形成覆盖于所述隧穿层、所述隔离层、所述阻挡层、所述绝缘侧墙表面和所述凹槽内壁表面的沟道层。优选的，暴露所述外延半导体层的具体步骤包括：刻蚀所述凹槽底部的所述绝缘层和部分所述外延半导体层。优选的，所述隔离层的材料为禁带宽度大于所述电荷俘获层的氧化物材料。本专利技术提供的三维存储器及其制造方法，通过在存储串的沟道层与电荷俘获层之间设置隔离层，通过所述隔离层电性隔离所述沟道层和所述电荷俘获层，避免了所述沟道层与所述电荷俘获层之间的直接接触，阻挡了电荷在沟道层与电荷俘获层之间的迁移，增强了堆叠结构中冗余层阈值电压的稳定性，有效改善了三维存储器的编写和擦除性能。附图说明附图1是本专利技术第一具体实施方式中三维存储器的结构示意图；附图2是图1虚线框中的局部放大图；附图3是本专利技术第一具体实施方式中三维存储器的制造方法流程图；附图4A-4F是本专利技术第一具体实施方式中在制造三维存储器时的主要工艺截面示意图；附图5是本专利技术第二具体实施方式中三维存储器的结构示意图；附图6A-6D是本专利技术第二具体实施方式中在制造三维存储器时的主要工艺截面示意图。具体实施方式下面结合附图对本专利技术提供的三维存储器及其制造方法的具体实施方式做详细说明。第一具体实施方式在3DNAND等三维存储器中，作为其关键存储结构的存储单元是由存储串(即NAND串)及其对应的栅极构成，其中，所述存储串包括沿沟道孔的径向方向依次叠置的阻挡层、电荷俘获层、隧穿层和沟道层。在所述沟道孔内完成所述阻挡层、所述电荷俘获层和所述隧穿层的沉积之后，通过刻蚀所述阻挡层、所述电荷俘获层和所述隧穿层来打开所述沟道孔的底部，暴露外延半导体层；然后再沉积所述沟道层，形成沟道通路。随着市场对存储密度的要求不断提高，三维存储器中堆叠结构的堆叠层数不断增大，这就使得沟道孔的尺寸、堆叠结构中每一堆叠层的厚度相应缩减。在当前的三维存储器中，由于电荷俘获层与沟道层直接接触，会导致如下缺陷：一方面，由于沟道层的电荷束缚能力低，电荷俘获层中的电荷容易向沟道层逸出，长时间后会导致堆叠结构中下冗余层的阈值电压漂移，最终影响三维存储器编程和擦除性能的稳定性；另一方面，由于沟道层与电本文档来自技高网...

【技术保护点】
1.一种三维存储器，其特征在于，包括：衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔；存储串，位于所述沟道孔内，包括沿沟道孔的径向方向依次叠置于所述沟道孔表面的阻挡层、电荷俘获层、隧穿层和沟道层；隔离层，位于所述电荷俘获层的底部侧端面与所述沟道层之间，用于阻挡电子在所述电荷俘获层与所述沟道层之间的迁移。

【技术特征摘要】
1.一种三维存储器，其特征在于，包括：衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔；存储串，位于所述沟道孔内，包括沿沟道孔的径向方向依次叠置于所述沟道孔表面的阻挡层、电荷俘获层、隧穿层和沟道层；隔离层，位于所述电荷俘获层的底部侧端面与所述沟道层之间，用于阻挡电子在所述电荷俘获层与所述沟道层之间的迁移。2.根据权利要求1所述的三维存储器，其特征在于，还包括：外延半导体层，位于所述沟道孔的底部，所述外延半导体层具有凹槽；所述沟道层覆盖所述凹槽的内壁表面，以与所述外延半导体层电连接。3.根据权利要求2所述的三维存储器，其特征在于，所述电荷俘获层包括覆盖于所述沟道孔侧壁表面的第一子俘获层以及自所述第一子俘获层的底部沿所述径向方向朝向所述沟道孔内部凸出的第二子俘获层；所述隔离层位于所述第二子俘获层朝向所述沟道层的端面处。4.根据权利要求3所述的三维存储器，其特征在于，所述阻挡层包括位于所述沟道孔侧壁表面与所述第一子俘获层之间的第一子阻挡层以及自所述第一子阻挡层的底部沿所述径向方向朝向所述沟道孔内部凸出的第二子阻挡层；所述隧穿层包括覆盖于所述第一子俘获层表面的第一子隧穿层以及自所述第一子隧穿层的底部沿所述径向方向朝向所述沟道孔内部凸出的第二子隧穿层；所述隔离层位于所述第二子阻挡层与所述第二子隧穿层之间。5.根据权利要求2所述的三维存储器，其特征在于，所述凹槽的内壁侧面具有一绝缘侧墙，所述绝缘侧墙的顶面与所述阻挡层的底面接触；所述沟道层至少覆盖所述绝缘侧墙表面及所述凹槽的内壁底面。6.根据权利要求5所述的三维存储器，其特征在于，在沿所述沟道孔的径向方向上，所述绝缘侧墙的宽度小于所述隔离层的宽度。7.根据权利要求5所述的三维存储器，其特征在于，所述凹槽的内壁侧面具有台阶；所述绝缘侧墙位于所述台阶的上表面。8.根据权利要求1所述的三维存储器，其特征在于，所述隔离层的材料为禁带宽度大于所述电荷俘获层的氧化物材料。9.一种三维存储器的制造方法，其特征在于，包括如下步骤：提供一衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔；形成存储串于所述沟道孔内，所述存储串包括沿沟道孔的径向方向依次叠置于所述沟道孔表面的阻挡层、电荷俘获层、隧穿层和沟道层，所述电荷俘获层的底部侧端面与所述沟...

【专利技术属性】
技术研发人员：王启光，张安，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42