集成电路芯片制造技术

一种集成电路芯片包括：一个或更多个耦合器，其适用于在层叠的芯片之间传输数据；一个或更多个数据节点，其适用于将数据传输到主机；以及传输路径上的一个或更多个传输电路，其用于在一个或更多个耦合器与一个或更多个数据节点之间传输数据，其中，一个或更多个传输电路中的至少一个传输电路将由至少一个传输电路传输的数据的一部分反相。

Integrated Circuit Chip

【技术实现步骤摘要】
集成电路芯片相关申请的交叉引用本申请要求于2017年12月26日提交的申请号为10-2017-0179851的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及集成电路芯片。
技术介绍
随着半导体存储器技术取得巨大进步，半导体器件的封装技术也需要高集成度和高性能。因此，正在以各种方式开发关于用于使多个集成电路芯片垂直地层叠的三维(3D)结构而非二维结构的技术。根据二维结构，集成电路芯片利用导线或凸块而被平面地布置在印刷电路板(PCB)上。三维结构可以以其中有多个存储器芯片层叠的层叠存储器件的形式来实现。在垂直方向上层叠的存储器芯片通过硅通孔(TSV)而彼此电连接，并且被安装在半导体封装件的基板上。
技术实现思路
本专利技术的实施例涉及用于有效测试集成电路芯片的技术。根据本专利技术的一个实施例，一种集成电路芯片包括：一个或更多个耦合器，其适用于在层叠的芯片之间传输数据；一个或更多个数据节点，其适用于将数据传输到主机；以及传输路径上的一个或更多个传输电路，其用于在所述一个或更多个耦合器与所述一个或更多个数据节点之间传输数据，其中，所述一个或更多个传输电路中的至少一个传输电路将由所述至少一个传输电路传输的所述数据的一部分反相。根据本专利技术的另一个实施例，一种集成电路芯片包括：第一耦合器和第二耦合器，其适用于在层叠的芯片之间耦合数据；第一传输电路，其适用于对所述第一耦合器和所述第二耦合器的数据进行串行到并行转换以产生第一转换结果并且将所述第一转换结果传输到第一数据传输线至第四数据传输线，其中所述第一耦合器和所述第二耦合器的所述数据的一部分被反相并被传输；第二传输电路，其适用于对所述第一数据传输线至第四数据传输线的数据进行并行到串行转换以产生第二转换结果并且将所述第二转换结果传输到第五数据传输线和第六数据传输线，其中所述第一数据传输线至第四数据传输线的所述数据的一部分被反相并被传输；以及第三传输电路，其适用于对所述第五数据传输线和所述第六数据传输线的数据进行并行到串行转换以产生第三转换结果并且将所述第三转换结果传输到数据节点。根据本专利技术的又一个实施例，一种存储器件包括：基底裸片，其包括用于将数据传输到主机和从主机接收数据的一个或更多个数据节点以及耦接到一个或更多个传输线而用于在层叠的芯片之间耦合数据的一个或更多个耦合器；以及一个或更多个核心裸片，其层叠在所述基底裸片之上，通过所述一个或更多个传输线来将数据传输到所述基底裸片以及从所述基底裸片接收数据，并且包括用于储存数据的单元阵列，其中，所述基底裸片包括在传输路径上的一个或更多个传输电路，所述一个或更多个传输电路用于将来自所述一个或更多个耦合器的数据传输到所述一个或更多个数据节点，且所述一个或更多个传输电路中的至少一个传输电路将由所述至少一个传输电路传输的所述数据的一部分反相。根据本专利技术的又一实施例，集成电路芯片包括：至少一个耦合器，其适用于耦合在至少两个层叠的芯片之间传输和接收的数据；至少一个数据节点，其适用于将数据传输到主机；以及作为所述至少一个耦合器与所述至少一个数据节点之间的传输路径的至少一个传输电路，其适用于转换并传输所述传输路径上的数据，其中，所述传输路径上的所述数据被串行到并行转换或并行到串行转换且所述传输路径上的所述数据的一部分被反相。附图说明图1是示出根据本专利技术的一个实施例的存储系统的框图。图2是示出根据本专利技术的一个实施例的存储器件的基底裸片(basedie)的框图。图3是示出根据本专利技术的一个实施例的基底裸片的写入操作的测试过程的时序图。图4和图5是示出根据本专利技术的一个实施例的基底裸片的读取操作的测试过程的时序图。图6是示出根据本专利技术的一个实施例的第一传输电路的框图。图7是示出根据本专利技术的一个实施例的数据选通信号和第一选通信号至第8选通信号的时序图。图8是示出根据本专利技术的一个实施例的第二传输电路的框图。具体实施方式下面将参考附图来更详细地描述本专利技术的示例性实施例。然而，本专利技术可以以不同的形式来体现，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并且这些实施例将本专利技术的范围充分地传达给本领域技术人员。贯穿本公开，在本专利技术的各个附图和实施例中，相同的附图标记表示相同的部件。要注意的是：提及的“一个实施例”不一定表示仅一个实施例，且不同之处提及的“一个实施例”不一定提及的是相同的实施例。还将理解的是，当一个元件被称为“连接到”或者“耦接到”另一个元件时，其可以直接在另一个元件上，连接到或者耦接到另一个元件，或者可以存在一个或更多个中间元件。另外，还要理解的是，当一个元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。本文中所使用的术语仅是出于描述特定的实施例的目的，而非用来限制本专利技术。如本文所使用的，单数形式可以同样包括复数形式，反之亦然，除非上下文另外明确指出。在下文中，将参考附图来详细地描述本专利技术的各种实施例。图1是示出根据本专利技术的一个实施例的存储系统100的框图。参考图1，存储系统100可以包括存储器件110、存储器控制器120、中介层130和封装基板140。中介层130可以形成在封装基板140的上面的部分中，而存储器件110和存储器控制器120可以形成在中介层130的上面的部分中。由于存储器控制器120通常被包括在诸如中央处理单元(CPU)、图形处理单元(GPU)和应用处理器(AP)的各种处理器中，存储器控制器120也可以被称作处理器。存储器件110的接口PHY与存储器控制器120的接口PHY可以通过中介层130而耦接。用于存储器件110与存储器控制器120之间的通信的接口被称作PHY。存储器件110可以被形成为使多个集成电路芯片层叠并通过硅通孔(TSV)而电连接集成电路芯片。集成电路芯片可以包括基底裸片114和多个核心裸片(coredie)112。每个核心裸片112可以具有用于储存数据的单元阵列和用于将数据写入单元阵列和从单元阵列读取数据的电路。用于核心裸片112与存储器控制器120之间的交接的电路可以设置在基底裸片114上。当以这种方式形成存储器件110时，输入/输出单元的数量可以大大增多，这有利于增大带宽。作为示例而非限制，如上文所描述的那样而形成的存储器件110可以是高带宽存储器(HBM)。图2是示出根据本专利技术的实施例的存储器件的基底裸片(例如，图1中示出的存储器件110的基底裸片114)的框图。图2仅示出了与基底裸片114中的数据传输直接相关的部分。参考图2，基底裸片114可以包括耦合器TSVR与TSVF、数据节点DQ、第一传输电路210、第二传输电路220、第三传输电路230、第四传输电路240、第五传输电路250和第六传输电路260。数据节点DQ可以是用于向/从主机(即，图1的存储器控制器120)传输/接收数据的节点。数据节点DQ可以耦接到微型凸块以耦接到中介层130，于是可以通过中介层130耦接到存储器控制器120的接口PHY。在基底裸片114的接口PHY区中，可以存在成百上千的数据节点DQ。在图2中，仅示出了一个数据节点DQ。第一耦合器TSVR和第二耦合器TSVF可以是用于与层叠在基底裸片114上的芯片(即本文档来自技高网...

【技术保护点】
1.一种集成电路芯片，包括：一个或更多个耦合器，其适用于在层叠的芯片之间传输数据；一个或更多个数据节点，其适用于将数据传输到主机；以及传输路径上的一个或更多个传输电路，其适用于在所述一个或更多个耦合器与所述一个或更多个数据节点之间传输数据，其中，所述一个或更多个传输电路中的至少一个传输电路将由所述至少一个传输电路传输的所述数据的一部分反相。

【技术特征摘要】
2017.12.26 KR 10-2017-01798511.一种集成电路芯片，包括：一个或更多个耦合器，其适用于在层叠的芯片之间传输数据；一个或更多个数据节点，其适用于将数据传输到主机；以及传输路径上的一个或更多个传输电路，其适用于在所述一个或更多个耦合器与所述一个或更多个数据节点之间传输数据，其中，所述一个或更多个传输电路中的至少一个传输电路将由所述至少一个传输电路传输的所述数据的一部分反相。2.根据权利要求1所述的集成电路芯片，其中，所述至少一个传输电路将由所述至少一个传输电路传输的连续的数据之中具有预定次序的数据反相。3.根据权利要求1所述的集成电路芯片，其中，被输入到所述至少一个传输电路的数据的模式与在所述至少一个传输电路的反相操作之后从所述至少一个传输电路输出的数据的模式不同。4.根据权利要求1所述的集成电路芯片，其中，所述集成电路芯片包括高带宽存储器HBM的基底裸片。5.一种集成电路芯片，包括：第一耦合器和第二耦合器，其适用于在层叠的芯片之间耦合数据；第一传输电路，其适用于对所述第一耦合器和所述第二耦合器的数据进行串行到并行转换以产生第一转换结果并且将所述第一转换结果传输到第一数据传输线至第四数据传输线，其中所述第一耦合器和所述第二耦合器的所述数据的一部分被反相并被传输；第二传输电路，其适用于对所述第一数据传输线至第四数据传输线的数据进行并行到串行转换以产生第二转换结果并且将所述第二转换结果传输到第五数据传输线和第六数据传输线，其中所述第一数据传输线至第四数据传输线的所述数据的一部分被反相并被传输；以及第三传输电路，其适用于对所述第五数据传输线和所述第六数据传输线的数据进行并行到串行转换以产生第三转换结果并且将所述第三转换结果传输到数据节点。6.根据权利要求5所述的集成电路芯片，其中，所述第一传输电路基于在不同时刻处被激活的第一选通信号至第八选通信号而将所述第一耦合器和所述第二耦合器的数据传输到所述第一数据传输线至第四数据传输线，以及所述第一传输电路将与所述第一选通信号至第八选通信号中的四个选通信号相对应的数据不反相地传输到所述第一数据传输线至第四数据传输线，以及在将与所述第一选通信号至第八选通信号中的其他四个选通信号相对应的数据反相之后将与所述其他四个选通信号相对应的数据传输到所述第一数据传输线至第四数据传输线。7.根据权利要求6所述的集成电路芯片，其中，所述第二传输电路基于在不同时刻处被激活的所述第一选通信号至第八选通信号而将所述第一数据传输线至第四数据传输线的数据传输到所述第五数据传输线和所述第六数据传输线，以及所述第二传输电路将与所述第一选通信号至第八选通信号中的所述四个选通信号相对应的所述数据不反相地传输到所述第五数据传输线和所述第六数据传输线，以及在将与所述第一选通信号至第八选通信号中的所述其他四个选通信号相对应的数据反相之后将与所述其他四个选通信号相对应的数据传输到所述第五数据传输线和所述第六数据传输线。8.根据权利要求7所述的集成电路芯片，其中，所述第二传输电路将被所述第一传输电路反相并传输的所述数据反相。9.根据权利要求5所述的集成电路芯片，其中，加载到所述第一耦合器和所述第二耦合器上的所述数据的模式与加载到所述第一数据传输线至第四数据传输线上的所述数据的模式不同，以及加载到所述第一数据传输线至第四数据传输线上的所述数据的模式与加载到所述第五数据传输线和所述第六数据传输线的所述数据的模式不同。10.根据权利要求5所述的集成电路芯片，还包括：第四传输电路，其适用于对所述数据节点的数据进行串行到并行转换以产生第四转换结果并且将所述第四转换结果传输到所述第五数据传输线和所述第六数据传输线；第五传输电路，其适用于对所述第五数据传输线和所述第六数据传输线的所述数据进行串行到并行转换以产生第五转换结果并且将所述第五转换结果传输到所述第一数据传输线至第四数据传输线；以及第六传输电路，其适用于对所述第一数据传输线至第四数据传输线的所述数据进行并行到串行转换以产生第六转换结果并且将所述第六转换结果传输到所述第一耦合器和所述第二耦合器。11.根据权利要求10所述的集成电路芯片，其中，所述第一传输电路、所述第二传输电路和所述第三传输电路在读取操...

【专利技术属性】
技术研发人员：金支焕，朴日光，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR