应用于CMOS制程中的静电放电保护元件结构制造技术

本发明专利技术公开了一种应用于CMOS制程中的静电放电保护元件结构，其中输入/输出电路的电源输入/输出单元或者是与信号输入/输出单元之间电性连接有静电放电箝制电路，并于静电放电箝制电路的P型基底上形成有多个串联连接的低电压PMOS结构，且第一个低电压PMOS结构于低电压N型阱区上设置的源极与栅极通过第一电源线共同电性连接至高电压电源端接垫，或者是信号传送线共同电性连接至信号传送端接垫，而最后一个低电压PMOS结构的漏极则通过第二电源线电性连接至高电压接地端接垫，以提供一静电放电电流排放路径，由于只用串联连接的低电压PMOS结构，在相同的电路布局面积中可更有效的利用，并提供高的静电放电耐受度。

Electrostatic Discharge Protection Component Structure Applied in CMOS Process

【技术实现步骤摘要】
应用于CMOS制程中的静电放电保护元件结构
本专利技术公开了一种应用于CMOS制程中的静电放电保护元件结构，尤指输入/输出电路电性连接有静电放电箝制电路，并于静电放电箝制电路只用串联连接的低电压PMOS结构在相同的电路布局面积中可更有效的利用，并提供高的静电放电耐受度。
技术介绍
现今半导体制造技术不断发展与进步，利用互补式金氧半(CMOS)制造技术制造的集成电路为了满足其小型化、高密度及功能更强需求，元件尺寸越做越小，使CMOS制程也由原本的次微米进入深次微米的时代，由于集成电路中大都含有如MOSFET的金氧半晶体管元件，各种结构及制程的要求，如更薄的栅极氧化层、更短通道长度、更浅的源极/漏极接面、低掺杂浓度的结构等，使元件本身能提供的静电放电耐受度将大幅降低，更易受到静电放电的破坏，所以有效的静电放电防护设计已成为重要且不可或缺的一部分。然而，传统CMOS制程于集成电路中包含有高电压与低电压元件，并于高电压输入/输出接点(I/OPin)必须设计能耐高压的静电放电保护电路，以提升集成电路的静电放电耐受度，对于模拟信号输入/输出(AnalogI/O)而言，静电放电保护电路具有两种目的，第一种为提供HVDD到HVSS之间的静电放电排放路径，第二种为提供模拟信号输入/输出到HVSS之间的静电放电排放路径，传统静电放电保护电路的设计架构，请参见如图5、图6、图7所示，会用高压PMOS与NMOS元件连接成大尺寸的栅极接地的N型金氧半晶体管(Gate-GroundedNMOS，GGNMOS)与栅极接电源的P型金氧半晶体管(Gate-VDDPMOS，GDPMOS)，并加大MOS制程布局规范(LayoutRule)设计的间距作为静电放电(ESD)保护元件，对于这些静电放电保护元件都会利用传输线脉冲产生系统(TransmissionLinePulse，TLP)进行测试，用以模拟静电放电发生时的情况。如图8所示，一般ESD保护元件于TLP测量所得到的特性曲线在A(Vt1，It1)会有一个触发电压(TriggerVoltage)临界点，当ESD的高能量电流脉冲进来时，电压不断升高(由0至A)，一旦超过Vt1临界点，保护元件会形成一个低阻抗通道来排出ESD瞬间放电的能量，使得保护元件的特性曲线进入骤回崩溃(Snapback)区域(由A至B)，在(Vh，Ih)会有一个保持电压(HoldingVoltage)点B，当ESD瞬间放电能量再持续地进入保护元件时，亦会使得保护元件的特性曲线形成一个低阻抗放电路静来排出ESD瞬间放电的能量(由B至C)，如果电压继续升高，宣泄电流大于失效电流(It2)使得保护元件不堪负荷时，则会进入二次崩溃区域(SecondBreakdownRegion，C以上的区域)而烧毁保护元件。另外，触发电压用于记录保护元件瞬间进入骤回崩溃区域的触发点，ESD保护元件的触发电压必须要低于内部电路(Core)元件的崩溃电压(BreakdownVoltage，BV)，才能使ESD元件在内部电路尚未因静电轰击而受损之前启动，而保持电压则是元件在进入骤回崩溃后的最低电压值，此值必须要高于电路系统的操作电压(OperationVoltage，VDD)，才能防止闩锁(Latch-up)效应的发生，从TLP测量所得到的特性曲线结果可协助设计出高静电放电保护能力的ESD保护元件。一般的实际应用上，第一种会用低压PMOS与NMOS元件连接成GDPMOS与GGNMOS来作为低压环境中使用的ESD保护元件，第二种会用高压PMOS与NMOS元件连接成GDPMOS与GGNMOS来作为低压环境中使用的ESD保护元件，对于低电压元件应用于低压环境中，由于低电压元件的崩溃电压大多是操作电压的2倍左右(如3.3V元件的崩溃电压是6.2V)，所以静电放电设计窗口(ESDDesignWindow)就相对比较宽而相对的安全，但对高电压元件应用于高压环境中，因为制程的限制，高电压元件的崩溃电压大多只比操作电压高1.1～1.5倍(如32V元件的崩溃电压是45V)，所以静电放电设计窗口就相对变很窄，如果为了保护内部电路不进入崩溃电压区域，就有可能因为ESD保护元件瞬间进入骤回崩溃冲过头而进入闩锁区域造成元件破坏或烧毁；反之亦然。如下表1所示，表1为ESD的工业测试针对人体放电模式(Human-BodyModel，HBM)或机器放电模式(MachineMode，MM)模拟ESD事件发生的敏感度分级，其中敏感度通常是以耐电压来分类，并在零件等级的工业测试标准中以MIL-STD-883标准规范，直接对IC零件打静电枪，其所定义的仿真人体放电模式基本电路(如图9所示)的参数中，高电压供应源串联的充电电流限制电阻(R1)可为1-10MΩ，受测器件串联的放电电阻(R2)为1500Ω，储能电容(C)为100pF；系统等级的工业测试标准中以IEC61000-4-2标准规范对IC零件组成的系统产品打静电枪，其所定义的仿真人体放电模式与MIL-STD-883标准规范相似，主要差别在于储能电容值和放电电阻值不同，如放电电阻为50-100MΩ，储能电容为150pF，并在放电能量及静电峰值电流上有很大的差异；非标准测试(复制实际烧毁实验)针对IC零件组成的系统产品上电，再直接对系统产品中的IC零件打IEC61000-4-2标准规范的静电枪，且系统等级的静电枪能量比零件等级的静电枪能量高出很多。表1人体放电模式的工业标准测试敏感度等级分级等级分类(Classification)敏感度(Sensitivity)Class10to1，999VoltsClass22,000to3，999VoltsClass34,000to15，999Volts测试标准：MIL-STD-883此外，上述的传统静电放电保护电路架构，即使在ESD工业测试的零件等级标准测试通过，但因为高压环境复杂，还是有相当的比例发生在实际通电使用时(可由系统等级的工业标准测试来复制实际烧毁实验)，受到更严重的静电影响，导致ESD保护元件瞬间进入骤回崩溃冲过头而进入闩锁区域烧毁，探究其原因，如果针对如图5、图6、图7中的高压PMOS与NMOS元件制成的ESD保护元件进行TLP测量会得到如图10中的特性曲线图形，可看出其Vt1临界点非常靠近43V的崩溃电压，而Vh远低于32V的操作电压，这是高压元件的物理特性，因此，这个保护元件虽然可以通过ESD的工业测试标准，但是在实际通电使用时，偶尔会因为更严重的静电影响或高压电源不稳，导致保护元件瞬间进入骤回崩溃区域冲过头进入闩锁区域烧毁，所以要如何设计出具有小面积而高静电放电耐受度的静电放电保护元件，即为从事于此行业者所亟欲研究改善的关键所在。
技术实现思路
本专利技术的主要目的在于输入/输出电路的电源输入/输出单元或者是与信号输入/输出单元之间电性连接有静电放电箝制电路，并于静电放电箝制电路的P型基底上形成有数量不小于三个串联连接的低电压PMOS结构，且各低电压PMOS结构于低电压N型阱区上设置有栅极、源极及漏极，再由第一个低电压PMOS结构的源极与栅极通过第一电源线共同电性连接至高电压电源端接垫，或者是信号传送线共同电性连接至信号传送端接垫，而最后一个低电压PMOS结构的漏极则通过第二本文档来自技高网...

【技术保护点】
1.一种应用于CMOS制程中的静电放电保护元件结构，包括有输入/输出电路及静电放电箝制电路，其特征在于：该输入/输出电路包含电源输入/输出单元，电源输入/输出单元具有高电压电源端接垫电性连接的第一电源线以及高电压接地端接垫电性连接的第二电源线；该静电放电箝制电路包含一P型基底及P型基底上所形成有数量不小于三个串联连接的低电压PMOS结构，并于P型基底上形成有对应低电压PMOS结构的多个低电压N型阱区，且各低电压N型阱区上设置有低电压PMOS结构的栅极、源极及漏极，低电压PMOS结构的源极为分别电性连接至栅极，并由第一个低电压PMOS结构的源极与栅极通过第一电源线共同电性连接至高电压电源端接垫上，且最后一个低电压PMOS结构的漏极通过第二电源线电性连接至高电压接地端接垫上，以提供一静电放电电流排放路径。

【技术特征摘要】
2017.12.28 TW 1061462881.一种应用于CMOS制程中的静电放电保护元件结构，包括有输入/输出电路及静电放电箝制电路，其特征在于：该输入/输出电路包含电源输入/输出单元，电源输入/输出单元具有高电压电源端接垫电性连接的第一电源线以及高电压接地端接垫电性连接的第二电源线；该静电放电箝制电路包含一P型基底及P型基底上所形成有数量不小于三个串联连接的低电压PMOS结构，并于P型基底上形成有对应低电压PMOS结构的多个低电压N型阱区，且各低电压N型阱区上设置有低电压PMOS结构的栅极、源极及漏极，低电压PMOS结构的源极为分别电性连接至栅极，并由第一个低电压PMOS结构的源极与栅极通过第一电源线共同电性连接至高电压电源端接垫上，且最后一个低电压PMOS结构的漏极通过第二电源线电性连接至高电压接地端接垫上，以提供一静电放电电流排放路径。2.如权利要求1所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路于低电压PMOS结构的栅极设置于源极与漏极之间的低电压N型阱区上，并于栅极具有介电层及设置于介电层上的栅电极，而源极与漏极分别设置在低电压N型阱区中对应的第一P型重掺杂区及第二P型重掺杂区上，以分别构成PMOS晶体管。3.如权利要求2所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路更包含环绕于第一P型重掺杂区与第二P型重掺杂区周围处的低压防护封圈结构，并于低压防护封圈结构分别形成于低电压N型阱区中的N型重掺杂区，且第一个低电压PMOS结构的源极、栅极以及低压防护封圈结构通过第一电源线共同的电性连接至高电压电源端接垫上。4.如权利要求3所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路前一个低电压PMOS结构的漏极为依序电性连接至下一个低电压PMOS结构共同连接的源极、栅极与低压防护封圈结构上形成串联。5.如权利要求2所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路更包含环绕于低电压PMOS结构的最外围处的高压防护封圈结构，并具有形成于P型基底中的高电压P型掺杂区，且最后一个低电压PMOS结构的漏极及高压防护封圈结构通过第二电源线共同电性连接至高电压接地端接垫上。6.如权利要求1所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路前一个低电压PMOS结构的漏极为依序电性连接至下一个低电压PMOS结构共同连接的源极、栅极上形成串联。7.如权利要求1所述的应用于CMOS制程中的静电放电保护元件结构，其特征在于，该静电放电箝制电路的低电压PMOS结构串联连接的个数为由单个低电压PMOS结构以n的倍数导通电压去除静电放电箝制电路预定耐受高压所得到无条件进位的整数值，其中n为不大于3...

【专利技术属性】
技术研发人员：林柏全，薛世浩，
申请(专利权)人：禾瑞亚科技股份有限公司，
类型：发明
国别省市：中国台湾,71