时钟占空比校准电路及半导体存储器制造技术

本实用新型专利技术实施例提供一种时钟占空比校准电路及半导体存储器，电路包括：用于接收输入时钟信号和发送输出时钟信号的传输电路，其具有第一节点和第二节点；第一下拉电路，连接第一节点，对第一节点放电；第二下拉电路，连接第二节点，对第二节点放电；第一下拉电流调节电路，连接第一下拉电路，通过改变第一节点的下拉电流改变第一下拉电路对第一节点的放电速率，以调节输出时钟信号的占空比；第二下拉电流调节电路，连接第二下拉电路，通过改变第二节点的下拉电流改变第二下拉电路对第二节点的放电速率，以调节输出时钟信号的占空比。本实用新型专利技术实施例通过对传输电路上不同节点进行放电，可以将输出时钟信号的占空比快速准确的调节到50％左右。

Calibration Circuit of Clock Duty Ratio and Semiconductor Memory

The embodiment of the utility model provides a clock duty cycle calibration circuit and a semiconductor memory. The circuit includes a transmission circuit for receiving input clock signal and transmitting output clock signal, which has a first node and a second node; a first drop-down circuit which connects the first node and discharges the first node; and a second drop-down circuit which connects the second node and discharges the second node. The first pull-down current regulating circuit is connected with the first pull-down circuit, and the discharge rate of the first pull-down circuit to the first node is changed by changing the pull-down current of the first node to adjust the duty cycle of the output clock signal; the second pull-down current regulating circuit is connected with the second pull-down circuit, and the discharge speed of the second pull-down circuit to the second node is changed by changing the pull-down current of the second node. Rate to adjust the duty cycle of the output clock signal. The embodiment of the utility model can quickly and accurately adjust the duty cycle of the output clock signal to about 50% by discharging different nodes in the transmission circuit.

【技术实现步骤摘要】
时钟占空比校准电路及半导体存储器
本技术涉及半导体集成电路领域，具体涉及一种时钟占空比校准电路及半导体存储器。
技术介绍
本部分旨在为权利要求书中陈述的本技术实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。在DRAM(DynamicRandomAccessMemory，动态随机存取存储器)领域，DDR(DoubleDataRateSDRAM，双倍速率同步动态随机存储器)技术由于在时钟上下边沿都会触发读取数据，因此好的占空比的时钟在DRAM领域也更为重要。而现有的时钟校准电路无法实现对时钟信号占空比进行快速准确的调节，从而无法保证整个DRAM读取数据的正确性。
技术实现思路
本技术实施例提供了一种时钟占空比校准电路及半导体存储器，以至少缓解或解决现有技术中的一项或多项技术问题。第一方面，本技术实施例提供了一种时钟占空比校准电路，包括：传输电路，用于接收输入时钟信号和发送输出时钟信号，传输电路具有至少一组第一节点和第二节点；第一下拉电路，连接于第一节点和地线之间，用于对第一节点放电；第二下拉电路，连接于第二节点和地线之间，用于对第二节点放电；第一下拉电流调节电路，连接第一下拉电路，用于通过改变第一节点的下拉电流，改变第一下拉电路对第一节点的放电速率，以调节输出时钟信号的占空比；第二下拉电流调节电路，连接第二下拉电路，用于通过改变第二节点的下拉电流，改变第二下拉电路对第二节点的放电速率，以调节输出时钟信号的占空比。在一些实施方式中，传输电路包括多个串联的缓冲器，相邻的两个缓冲器之间连接有反相器；其中一反相器的输入端和输出端分别形成第一节点和第三节点，另一反相器的输入端和输出端分别形成第二节点和第四节点。在一些实施方式中，第一下拉电流调节电路包括：第一根电流晶体管，第一根电流晶体管的漏极和栅极连接一起形成第一连接点，第一连接点产生的第一根电流与第一节点的下拉电流成镜像电流；第一开关晶体管，第一开关晶体管的漏极连接第一根电流晶体管的源极，第一开关晶体管的源极连接地线，以及第一开关晶体管的栅极连接电源电压；第一根电流调节电路，连接第一连接点，用于根据第一下拉电流控制信号调节第一根电流。在一些实施方式中，第一下拉电路包括：第一镜像晶体管，第一镜像晶体管的栅极连接第一连接点，第一镜像晶体管的漏极连接第一节点；第二开关晶体管，第二开关晶体管的栅极连接第三节点，第二开关晶体管的漏极连接第一镜像晶体管的源极，第二开关晶体管的源极连接地线。在一些实施方式中，第二下拉电流调节电路包括：第二根电流晶体管，第二根电流晶体管的漏极和栅极连接一起形成第二连接点，第二连接点产生的第二根电流与第二节点的下拉电流成镜像电流；第三开关晶体管，第三开关晶体管的漏极连接第二根电流晶体管的源极，第三开关晶体管的源极连接地线，以及第三开关晶体管的栅极连接电源电压；第二根电流调节电路，连接于第二连接点，用于根据第二下拉电流控制信号调节第二根电流。在一些实施方式中，第二下拉电路包括：第二镜像晶体管，第二镜像晶体管的栅极连接第二连接点，第二镜像晶体管的漏极连接第二节点；第四开关晶体管，第四开关晶体管的栅极连接第四节点，第四开关晶体管的漏极连接第二镜像晶体管的源极，第四开关晶体管的源极连接地线。在一些实施方式中，传输电路具有多组第一节点和第二节点，每个第一节点与一个第一下拉电路连接，每个第二节点与一个第二下拉电路连接。第二方面，本技术实施例提供了一种半导体存储器，包括如上的时钟占空比校准电路。本技术实施例采用上述技术方案，具有如下优点：通过对传输电路上不同节点进行放电，实现了将传输电路的输出时钟信号占空比快速准确的调节到50％左右。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本技术公开的一些实施方式，而不应将其视为是对本技术范围的限制。图1为本技术一个实施例的时钟占空比校准电路的示意图；图2为本技术一个实施例的时钟占空比校准电路与其他电路的连接示意图；图3为本技术一个实施例的时钟占空比校准电路的校准方法流程图；图4为本技术一个实施例的传输电路上各节点的时钟信号波形图；图5为本技术一个实施例的传输电路上各节点的时钟信号波形变化示意图。附图标记：100-传输电路；101-第一节点；102-第二节点；200-第一下拉电路；300-地线；400-第二下拉电路；103-缓冲器；104-反相器；105-第三节点；500-第一下拉电流调节电路；600-第二下拉电流调节电路；106-第四节点；501-第一根电流晶体管；502-第一开关晶体管；503-第一根电流调节电路；5031-第一晶体管；5032-第一控制信号晶体管；201-第一镜像晶体管；202-第二开关晶体管；601-第二根电流晶体管；602-第三开关晶体管；603-第二根电流调节电路；6031-第二晶体管；6032-第二控制信号晶体管；401-第二镜像晶体管；402-第四开关晶体管。具体实施方式在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本技术的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。第一方面，本技术实施例提供了一种时钟占空比校准电路，如图1所示，包括：传输电路100，用于接收输入时钟信号和发送输出时钟信号，传输电路100具有至少一组第一节点101和第二节点102。第一下拉电路200，连接于第一节点101和地线300之间，用于对第一节点101进行放电。第二下拉电路400，连接于第二节点102和地线300之间，用于对第二节点102进行放电。第一下拉电流调节电路500，连接第一下拉电路200，用于通过改变第一节点101处的下拉电流，改变第一下拉电路200对第一节点101的放电速率，进而调节输出时钟信号的占空比。第二下拉电流调节电路600，连接第二下拉电路400，用于通过改变第二节点102处的下拉电流，改变第二下拉电路400对第二节点102的放电速率，进而调节输出时钟信号的占空比。在一个实施方式中，传输电路100包括多个串联的缓冲器103，相邻的两个缓冲器103之间连接有反相器104。其中一个反相器104的输入端和输出端分别形成第一节点101和第三节点105，另一反相器104的输入端和输出端分别形成第二节点102和第四节点106。需要说明的是，第一节点101和第二节点102可以分别设置在相邻的两个反相器104的输入端处，也可分别设置在不相邻的两个反相器104的输入端处。在一个实施方式中，第一下拉电流调节电路500包括：第一根电流晶体管501，第一根电流晶体管501的漏极和栅极连接一起形成第一连接点，第一连接点产生的第一根电流与第一节点101的下拉电流成镜像电流。也就是说，改变第一根电流的大小将改变第一节点101的下拉电流。本文档来自技高网...

【技术保护点】
1.一种时钟占空比校准电路，其特征在于，包括：传输电路，用于接收输入时钟信号和发送输出时钟信号，所述传输电路具有至少一组第一节点和第二节点；第一下拉电路，连接于所述第一节点和地线之间，用于对所述第一节点放电；第二下拉电路，连接于所述第二节点和所述地线之间，用于对所述第二节点放电；第一下拉电流调节电路，连接所述第一下拉电路，用于通过改变所述第一节点的下拉电流，改变所述第一下拉电路对所述第一节点的放电速率，以调节所述输出时钟信号的占空比；第二下拉电流调节电路，连接所述第二下拉电路，用于通过改变所述第二节点的下拉电流，改变所述第二下拉电路对所述第二节点的放电速率，以调节所述输出时钟信号的占空比。

【技术特征摘要】
1.一种时钟占空比校准电路，其特征在于，包括：传输电路，用于接收输入时钟信号和发送输出时钟信号，所述传输电路具有至少一组第一节点和第二节点；第一下拉电路，连接于所述第一节点和地线之间，用于对所述第一节点放电；第二下拉电路，连接于所述第二节点和所述地线之间，用于对所述第二节点放电；第一下拉电流调节电路，连接所述第一下拉电路，用于通过改变所述第一节点的下拉电流，改变所述第一下拉电路对所述第一节点的放电速率，以调节所述输出时钟信号的占空比；第二下拉电流调节电路，连接所述第二下拉电路，用于通过改变所述第二节点的下拉电流，改变所述第二下拉电路对所述第二节点的放电速率，以调节所述输出时钟信号的占空比。2.如权利要求1所述的时钟占空比校准电路，其特征在于，所述传输电路包括多个串联的缓冲器，相邻的两个所述缓冲器之间连接有反相器；其中一所述反相器的输入端和输出端分别形成所述第一节点和第三节点，另一所述反相器的输入端和输出端分别形成所述第二节点和第四节点。3.如权利要求2所述的时钟占空比校准电路，其特征在于，所述第一下拉电流调节电路包括：第一根电流晶体管，所述第一根电流晶体管的漏极和栅极连接一起形成第一连接点，所述第一连接点产生的第一根电流与所述第一节点的下拉电流成镜像电流；第一开关晶体管，所述第一开关晶体管的漏极连接所述第一根电流晶体管的源极，所述第一开关晶体管的源极连接所述地线，以及所述第一开关晶体管的栅极连接电源电压；第一根电流调节电路，连接所述第一连接点，用于根据第一下拉电流控制信号调节所述第一根电流。4.如权利要求3所述的时钟占空比校准电路，其特...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34