一种功率半导体器件及其制备方法技术

一种功率半导体器件及其制备方法，为了进一步提高屏蔽栅沟槽型场效应管的开关速度以及降低开关损耗，本发明专利技术提供一种制作工艺简单的屏蔽栅沟槽型场效应管器件结构及其制造方法，通过先后不同的步骤分别形成栅氧化层以及极间隔离介质层，使得形成的极间隔离介质层相对较厚。达到有效地降低器件的栅极‑源极电容，增加器件的开关速度，降低开关损耗的有益效果。

A Power Semiconductor Device and Its Preparation Method

A power semiconductor device and its preparation method. In order to further improve the switching speed and reduce the switching loss of shielded gate groove field effect transistor, the invention provides a simple structure of shielded gate groove field effect transistor device and its manufacturing method. Gate oxide layer and gap dielectric layer are formed by different steps, respectively, to form inter-electrode. The isolation medium layer is relatively thick. It can effectively reduce the gate and source capacitance of the device, increase the switching speed of the device and reduce the switching loss.

【技术实现步骤摘要】
一种功率半导体器件及其制备方法
本专利技术涉及一种功率半导体器件的结构以及其制造方法，特别是一种屏蔽栅沟槽型场效应管器件的结以及其制造方法。
技术介绍
以下将对现有的屏蔽栅沟槽型场效应管的相关技术背景进行说明。需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”是对应于参考图示的相对位置。具体实施中并不限制固定方向。屏蔽栅沟槽型场效应管，作为一种功率器件，具有导通电阻低，开关速度快的特点。图1所示为一种传统结构的N型屏蔽栅沟槽型场效应管的横截面结构示意图，在屏蔽栅沟槽型场效应管器件中，极间隔离氧化层(104)具有隔离器件的栅电极(106)(栅极)和屏蔽栅电极(105)(源极)的作用。当极间隔离介质层较薄时，屏蔽栅沟槽型场效应管器件中的栅电极(106)和屏蔽栅电极(105)之间将存在较大的栅极-源极电容。该栅极-源极电容会限制器件的开关速度，并且增加器件的开关损耗。上述现有的屏蔽栅沟槽型场效应管制造工艺过程中，是通过一次热氧化同时形成极间隔离氧化层(104)和栅氧化层(103)，所形成的栅氧化层(103)和极间隔离氧化层(104)的厚度相等。然而一般来说，屏蔽栅沟槽型场效应管的额定阈值电压约为2到4伏之间，因此要求的栅氧化层(103)的厚度约为0.02um到0.1um之间。由于受栅氧化层(103)厚度限制，极间隔离氧化层(104)厚度也在相应的范围之内。因此，现有的屏蔽栅沟槽型场效应管制造工艺过程所形成的极间隔离氧化层(104)通常较薄，导致器件的开关速度较低并增加了开关损耗。
技术实现思路
为了进一步提高屏蔽栅沟槽型场效应管的开关速度以及降低开关损耗，针对上文中所提到极间隔离介质层厚度的问题，需要提供一种制作工艺简单的屏蔽栅沟槽型场效应管器件结构及其制造方法。为解决上述问题，本专利技术提出一种新型屏蔽栅沟槽型场效应管的结构如下:一种功率半导体器件，所述的半导体器件包括有：位于底部的漏极金属层；位于漏极金属层之上的第一导电型的第一半导体衬底层；位于所述第一半导体衬底层之上的第二导电型的第二半导体外延层；一个以上从第二半导体外延层的上表面延伸入第二半导体外延层内的沟槽；所述的沟槽内填充有屏蔽栅电极，所述的屏蔽栅电极两侧均设有栅电极，所述的栅电极与相应沟槽内壁通过栅氧化层隔离，且沟槽内设有位于沟槽内栅电极下方的第一介质层，且栅电极与相应沟槽内的屏蔽栅电极之间被极间隔离层隔离，且第一介质层比栅氧化层厚，所述的极间隔离层比栅氧化层厚；第二介质层，位于第一介质层与相应沟槽内屏蔽栅电极之间；位于第二半导体外延层上方的氧化物介质层；位于器件上表面的源极金属，所述的源极金属通过氧化物介质层上的通孔和所述的屏蔽栅电极连接；位于器件上表面的栅极金属，所述的栅极金属通过氧化物介质层上的通孔和所述的栅电极连接。进一步的，所述的第一介质层和第二介质层分别由不同的材料制备而成。进一步的，第二介质层和第一介质层由半导体氧化物、低介电材料和/或绝缘介质材料构成。进一步的，极间隔离层由半导体氧化物构成。本专利技术还提供一种功率半导体器件的制备方法，所述的制备方法包括有如下步骤：第一步，准备好衬底，并在其上形成外延层；第二步，在外延层上通过光刻形成沟槽，并在沟槽内形成第一介质层；第三步，在第一介质层表面上形成第二介质层，然后淀积多晶硅并回刻，使多晶硅填满沟槽形成屏蔽栅电极；第四步，回刻第二介质层，蚀刻时确保沟槽侧壁覆盖着第一介质层；第五步，在多晶硅表面生长极间隔离层；第六步，对沟槽侧壁的第一介质层进行刻蚀，使得露出沟槽侧壁上部的半导体；第七步，形成栅氧化层；第八步，再次淀积多晶硅并回刻形成器件栅电极；第九步，进行有源区掺杂，进行P型离子和N+型离子注入，形成P型掺杂体区和N+型掺杂源区；第十步，沉积氧化物介质层，在其上刻蚀通孔并形成上表面金属；第十一步，对背部衬底层进行减薄并在衬底层底部淀积背面金属，形成器件。进一步的，在第二步中，第一介质层由半导体氮化物，低介电材料，或者其他绝缘介质材料构成，又或者由上述材料的组合层构成；进一步的，在第三步中，第二介质层由半导体氧化物，不同于第一介质层的低介电材料，或者其他不同于第一介质层的绝缘介质材料构成，又或者由不同于第一介质层的上述材料的组合层构成；进一步的，第四步中，第二介质层的刻蚀速率比第一介质层快；进一步的，第五步中，极间隔离层由半导体氧化物构成；进一步的，第七步中，形成栅氧化层的方法为热氧化或者淀积。本专利技术的有益效果在于，比起传统工艺，本专利技术所述的屏蔽栅沟槽型场效应管的工艺方法，通过先后不同的步骤分别形成栅氧化层以及极间隔离介质层，所形成的极间隔离介质层相对较厚。因此，可以有效地降低器件的栅极-源极电容，增加器件的开关速度，降低开关损耗。附图说明图1为传统屏蔽栅沟槽型场效应管的剖面示意图；图2为本专利技术屏蔽栅沟槽型场效应管的剖面示意图；图3-图9为本专利技术各步工艺示意图。具体实施方式以下结合附图和实施例，对本专利技术进行详细说明。需要指出的是，在以下对本专利技术的屏蔽栅沟槽型场效应管器件及其制造方法的说明中，屏蔽栅沟槽型场效应管器件的半导体衬底被认为由硅(Si)材料构成。但是，该衬底亦可由其他任何适合屏蔽栅沟槽型场效应管制造的材料构成，如氮化镓(GaN)，碳化硅(SiC)等。在以下说明中，半导体区的导电类型被分为P型(第一导电型)与N型(第二导电型)。一个P型导电的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼(B)、铝(Al)、镓(Ga)等。一个n型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷(P)、砷(As)、碲(Sb)、硒(Se)、质子(H+)等。在以下说明中，重度掺杂的p型导电的半导体区被标记为P+区，重度掺杂的N型导电的半导体区被标记为N+区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1×1019cm-3至1×1021cm-3之间。图2中所示为本专利技术实施例的屏蔽栅沟槽型场效应管器件的横截面结构示意图。器件结构包括：一个位于底部的漏极金属层(213)；一个位于漏极金属层之上的N+型衬底层(200)；一个位于N+型衬底层(200之上的N型外延层(201)；以及位于器件上表面的P型掺杂体区(208)和N+型掺杂源区(207)；在N型外延层(201)上有一系列沟槽，沟槽内填充有三个电极，分别是位于左右两侧的栅电极(206)及位于中间的屏蔽栅电极(205)。屏蔽栅电极(205)通过氧化物介质层(214)上的通孔与位于器件上表面的源极金属(211)相连；栅电极(206)通过氧化物介质层(214)上的通孔与位于器件上表面的栅极金属(212)相连；同时，N+型掺杂源区(207)通过氧化物介质层(214)上的通孔与位于器件上表面的源极金属(210)相连。该器件结构中，栅电极(206)与对应的沟槽侧壁之间通过栅氧化层(203)隔离。栅电极(206)与屏蔽栅电极(205)之间通过极间隔离层(204)隔离。该极间隔离层(204)比栅氧化层(203)厚。该极间隔离层(204)一般由半导体氧化物构成，例如氧化硅，也可能由其他半导体氧化物、氮化物、或者其他绝缘介本文档来自技高网...

【技术保护点】
1.一种功率半导体器件，其特征在于，所述的半导体器件包括有：位于底部的漏极金属层；位于漏极金属层之上的第一导电型的第一半导体衬底层；位于所述第一半导体衬底层之上的第二导电型的第二半导体外延层；一个以上从第二半导体外延层的上表面延伸入第二半导体外延层内的沟槽；所述的沟槽内填充有屏蔽栅电极，所述的屏蔽栅电极两侧均设有栅电极，所述的栅电极与相应沟槽内壁通过栅氧化层隔离，且沟槽内设有位于沟槽内栅电极下方的第一介质层，且栅电极与相应沟槽内的屏蔽栅电极之间被极间隔离层隔离，且第一介质层比栅氧化层厚，所述的极间隔离层比栅氧化层厚；第二介质层，位于第一介质层与相应沟槽内屏蔽栅电极之间；位于第二半导体外延层上方的氧化物介质层；位于器件上表面的源极金属，所述的源极金属通过氧化物介质层上的通孔和所述的屏蔽栅电极连接；位于器件上表面的栅极金属，所述的栅极金属通过氧化物介质层上的通孔和所述的栅电极连接。

【技术特征摘要】
1.一种功率半导体器件，其特征在于，所述的半导体器件包括有：位于底部的漏极金属层；位于漏极金属层之上的第一导电型的第一半导体衬底层；位于所述第一半导体衬底层之上的第二导电型的第二半导体外延层；一个以上从第二半导体外延层的上表面延伸入第二半导体外延层内的沟槽；所述的沟槽内填充有屏蔽栅电极，所述的屏蔽栅电极两侧均设有栅电极，所述的栅电极与相应沟槽内壁通过栅氧化层隔离，且沟槽内设有位于沟槽内栅电极下方的第一介质层，且栅电极与相应沟槽内的屏蔽栅电极之间被极间隔离层隔离，且第一介质层比栅氧化层厚，所述的极间隔离层比栅氧化层厚；第二介质层，位于第一介质层与相应沟槽内屏蔽栅电极之间；位于第二半导体外延层上方的氧化物介质层；位于器件上表面的源极金属，所述的源极金属通过氧化物介质层上的通孔和所述的屏蔽栅电极连接；位于器件上表面的栅极金属，所述的栅极金属通过氧化物介质层上的通孔和所述的栅电极连接。2.如权利要求1所述的功率半导体器件，其特征在于，所述的第一介质层和第二介质层分别由不同的材料制备而成。3.如权利要求2所述的功率半导体器件，其特征在于，第二介质层和第一介质层由半导体氧化物、低介电材料和/或绝缘介质材料构成。4.如权利要求1所述的功率半导体器件，其特征在于，极间隔离层由半导体氧化物构成。5.一种功率半导体器件的制备方法，其特征在于，所述的制备方法包括有如下步骤：第一步，准备好衬底，并在其上形成外延层；第二步...

【专利技术属性】
技术研发人员：单建安，伍震威，梁嘉进，袁嵩，
申请(专利权)人：中山汉臣电子科技有限公司，
类型：发明
国别省市：广东,44