一种功率半导体器件及其制备方法技术

一种功率半导体器件及其制备方法，本发明专利技术涉及于功率半导体器件，为解决源极接触孔与栅极沟槽之间的光刻对准精度限制了器件的沟道密度，以及沟槽填充过程中易在填充材料内部产生空洞的问题，本发明专利技术提供的新型沟槽型场效应管，源极沟槽(源极接触孔)的刻蚀不需要额外的掩膜版，从而避免了源极接触孔光刻工艺的层间对准偏差，消除了栅极沟槽与源极接触孔之间的“安全距离”的限制，进而可以大大减小相邻栅极沟槽的间距，提高器件导电沟道的密度，实现比通常的沟槽场效应管更低的导通电阻及更低的能量损失，提升器件性能。在本发明专利技术所提供的新型沟槽型场效应管中，栅极沟槽的顶部宽度大于底部的宽度，有利于沟槽栅极材料的填充。

【技术实现步骤摘要】
一种功率半导体器件及其制备方法
本专利技术涉及于功率半导体器件，特别是功率场效应管(PowerMOSFET)的结构以及其制作方法。
技术介绍
功率场效应管(PowerMOSFET)是一种关键的半导体元件，被广泛应用于各种中低压功率控制系统中，如马达驱动、电能转换等。图1展示了一个传统的沟槽型功率场效应管器件的横切面示意图，该器件底部是由金属层构成的漏极电极。漏极电极上方是N+型衬底层(102)。一个N型漂移区(101)位于衬底层(102)的上方。在N型漂移区(101)的上表面有一系列结构特征相同的沟槽(106)，沟槽(106)被栅极导电材料(105)填充，且栅极导电材料(105)与栅电极相连。常用的栅极导电材料为重度掺杂的多晶硅。在栅极导电材料(105)与栅极沟槽(106)的内壁之间有一个栅氧化层(111)。在相邻的栅极沟槽(106)之间，有一个P型体区(107)。在P型体区(107)上方，有并列排布的N+型源极区(108)及P+型接触区(109)，且N+型源极区(108)与栅极沟槽(106)的一个侧壁毗连。在栅极沟槽(106)上方，有一层间介质层(104)。层间介质层(104)上方是与构成源极电极的金属层(103)。源极金属(103)通过介质层(104)中的源极接触孔(110)与所述N+型源极区(108)及P+型接触区(109)相连。当上述器件工作在正向导通状态时，一个正电压被置于栅电极之上；当栅电极电压高于器件的阈值电压时，P型体区(107)与栅极沟槽(106)毗连的部分会形成导电沟道。器件单位面积的沟道数量被称为器件的沟道密度，而器件相邻栅极沟槽的周期性间距被称为器件的元胞间距。不难理解，器件的元胞间距越小，沟道密度越大，沟道电阻越低，进而器件的导通电阻越低。然而，在传统沟槽型场效应管中，沟槽密度的提高存在一定的限制,主要限制因素在于，在传统的沟槽型场效应管器件加工过程中，栅极沟槽(106)和源极接触孔(110)通过前后两次的光刻及刻蚀工艺而形成，即，先通过第一次光刻及刻蚀形成栅极沟槽(106)，再通过第二次光刻及刻蚀形成源极接触孔(110)。为保证源极接触孔(110)与栅极沟槽(106)的相对位置，前后两次光刻之间需要通过光刻对准标记进行对准。然而，受限于工艺设备条件，前后两次光刻之间必然存在一定的对准偏差。为避免源极接触孔(110)与栅极沟槽(106)之间由于对准偏差而导致源极与栅极短接的问题，在器件设计时需额外增大二者的间距，所增加的间距又被称为“安全距离”。这样一来，相邻沟槽之间的间距也被不可避免的增大，从而降低了器件的沟道密度，增大了器件的导通电阻。此外，传统的沟槽型场效应管还存在着另一个问题。为获得较高的器件沟道密度，在设计栅极沟槽(106)时一般会采用尽可能小的沟槽宽度。另一方面，为保证器件的耐压能力，栅极沟槽(106)又必须具有一定的沟槽深度。这就导致栅极沟槽(106)有着较高的深度/宽度比例(下文中称为“深宽比”)。在器件加工过程中，沟槽(106)需要被栅极导电材料(105)完全填充，填充材料通常为多晶体硅，填充方式一般为化学气相沉积。然而，对于深宽比较高的沟槽，在对其填充过程中，由于沟槽顶部的材料沉积速率一般高于沟槽底部的材料沉积速率，从而易导致在填充材料(105)内部生成空洞(112)，如图2所示。在器件使用过程中，空洞(112)会因热胀冷缩而产生应力，从而对器件的可靠性造成不良影响。根据上述现有技术的沟槽型场效应管所存在的问题，即源极接触孔与栅极沟槽之间的光刻对准精度限制了器件的沟道密度，以及沟槽填充过程中易在填充材料内部产生空洞的问题，需要提供创新的沟槽型场效应管器件结构，以提高器件的沟槽密度，降低器件的导通电阻，同时避免沟槽填充材料内部出现空洞，以提高器件的可靠性。
技术实现思路
为解决上述提到的问题，本专利技术的提供的具体技术方案说明如下：需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”是对应于参考图示的相对位置。具体实施中并不限制固定方向。此外，本说明中所述半导体器件根据其MOS导电沟道的类型，可分为N型沟道器件或者P型沟道器件。下文中实施例皆是以N型沟道的器件作举例。在实际实施中，本专利技术不限制于N型或者P型沟道的器件。因此，本专利技术对于P型沟道器件同样适用，届时只需将下文中所述的N型区与P型区互换即可。在以下说明中，重度掺杂的p型导电的半导体区被标记为p+区，重度掺杂的n型导电的半导体区被标记为n+区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1×1018cm-3至1×1021cm-3之间。一种功率半导体器件，所述的半导体器件包括：位于底部的N+型衬底层；设于所述的N+型衬底层上的N型外延层；位于N型外延层上的一个以上的栅极沟槽，所述的栅极沟槽内设有栅电极，所述的栅电极和栅极沟槽通过第一绝缘介质层隔离；相邻的栅极沟槽之间设有P型体区，所述的P型体区上方设有源极沟槽，所述的源极沟槽的内部被源极金属填充，所述的P型体区和源极沟槽设有P+型接触区；在所述的栅极沟槽内、所述的栅电极上方设有第二绝缘介质层；所述的源极沟槽的侧壁与相邻栅极沟槽的侧壁之间设有夹角，并在所述的源极沟槽和栅极沟槽之间设有N+型源极区，源极沟槽与栅电极之间通过第二绝缘介质层隔离。进一步的，所述的栅极沟槽内还设有屏蔽栅电极，所述的屏蔽栅电极位于栅电极下方，所述的屏蔽栅电极与栅极沟槽之间和栅电极之间分别通过第三绝缘介质层和第四绝缘介质层隔离。进一步的，所述的第三绝缘介质层的厚度大于第一绝缘介质层的厚度。进一步的，所述的第四绝缘介质层的厚度大于第一绝缘介质层的厚度。进一步的，所述的栅极沟槽的顶部宽度大于其底部的宽度。进一步的，所述的源极沟槽的顶部宽度大于其底部的宽度。进一步的，所述的N+型源极区的底部高度低于栅电极顶部所在的高度，即N+型源极区的最低处位于所述的栅电极以下。一种功率半导体器件的制备方法，所述的制备方法包括如下的步骤：第一：在N+型硅衬底层的上生长N型硅外延层，在N型硅外延层上表面形成一个以上的栅极沟槽，其中形成的栅极沟槽顶部宽度大于其底部的宽度；第二：在栅极沟槽内形成栅介质层；第三：在栅极沟槽底部形成栅电极；第四：在相邻的栅极沟槽之间分别形成P型体区以及N+型源极区，其中N+型源极区位于P型体区的上方，且N+型源极区的底部结深深于栅电极的顶部所在高度；第五：在器件顶部形成第二绝缘介质层，所述的第二绝缘介质层将栅极沟槽完全填充；第六：对第二绝缘介质层进行回刻，剩余的第二绝缘介质层仅覆盖于栅极沟槽上；第七：进行半导体刻蚀，利用第二绝缘介质层作为硬掩模，刻蚀出源极沟槽，且源极沟槽的侧壁与相邻栅极沟槽的侧壁之间有夹角；第八：形成P+型接触区，并在其表面沉积源极金属层；第九：在N+型半导体衬底底部形成漏极金属层。一种功率半导体器件的制备方法，所述的制备方法包括如下的步骤：第一：在N+型硅衬底层的上生长N型硅外延层，在N型硅外延层上表面形成一个以上的栅极沟槽，其中形成的栅极沟槽顶部宽度大于其底部的宽度；第二：在栅极沟槽内形成第三绝缘介质层，随后，在栅极沟槽内的底部形成屏蔽栅电极，所述的栅极沟槽的侧壁和屏蔽栅电极之间通过本文档来自技高网...

【技术保护点】
1.一种功率半导体器件，其特征在于，所述的半导体器件包括：位于底部的N+型衬底层(202)；设于所述的N+型衬底层(202)上的N型外延层(201)；位于N型外延层(201)上的一个以上的栅极沟槽(206)，所述的栅极沟槽(206)内设有栅电极(205)，所述的栅电极(205)和栅极沟槽(206)通过第一绝缘介质层(211)隔离；相邻的栅极沟槽(206)之间设有P型体区(207)，所述的P型体区(207)上方设有源极沟槽(210)，所述的源极沟槽(210)的内部被源极金属(203)填充；在所述的栅极沟槽(206)内、所述的栅电极(205)上方设有第二绝缘介质层(212)；所述的源极沟槽(210)的侧壁与相邻栅极沟槽(206)的侧壁之间设有夹角，并在所述的源极沟槽(210)和栅极沟槽(206)之间设有N+型源极区(208)，源极沟槽(210)与栅电极(205)之间通过第二绝缘介质层(212)隔离。

【技术特征摘要】
1.一种功率半导体器件，其特征在于，所述的半导体器件包括：位于底部的N+型衬底层(202)；设于所述的N+型衬底层(202)上的N型外延层(201)；位于N型外延层(201)上的一个以上的栅极沟槽(206)，所述的栅极沟槽(206)内设有栅电极(205)，所述的栅电极(205)和栅极沟槽(206)通过第一绝缘介质层(211)隔离；相邻的栅极沟槽(206)之间设有P型体区(207)，所述的P型体区(207)上方设有源极沟槽(210)，所述的源极沟槽(210)的内部被源极金属(203)填充；在所述的栅极沟槽(206)内、所述的栅电极(205)上方设有第二绝缘介质层(212)；所述的源极沟槽(210)的侧壁与相邻栅极沟槽(206)的侧壁之间设有夹角，并在所述的源极沟槽(210)和栅极沟槽(206)之间设有N+型源极区(208)，源极沟槽(210)与栅电极(205)之间通过第二绝缘介质层(212)隔离。2.如权利要求1所述的一种功率半导体器件，其特征在于，所述的栅极沟槽(206)内还设有屏蔽栅电极(220)，所述的屏蔽栅电极(220)位于栅电极(205)下方，所述的屏蔽栅电极(220)与栅极沟槽(206)的侧壁之间通过第三绝缘介质层(213)隔离，所述屏蔽栅电极(220)与栅电极(205)之间通过第四绝缘介质层(214)隔离。3.如权利要求2所述的一种功率半导体器件，其特征在于，所述的第三绝缘介质层(213)的厚度大于第一绝缘介质层(211)的厚度。4.如权利要求2所述的一种功率半导体器件，其特征在于，所述的第四绝缘介质层(214)的厚度大于第一绝缘介质层(211)的厚度。5.如权利要求1-4任一权利要求所述的一种功率半导体器件，其特征在于，所述的栅极沟槽(206)的顶部宽度大于其底部的宽度。6.如权利要求1-4任一权利要求所述的一种功率半导体器件，其特征在于，所述的源极沟槽(210)的顶部宽度大于其底部的宽度。7.如权利要求1-4任一权利要求所述的一种功率半导体器件，其特征在于，所述的N+型源极区(208)的底部高度低于栅电极(205)顶部所在的高度。8.如权利要求1-4任一权利要求所述的一种功率半导体器件，其特征在于，所述的P型体区(207)和源极沟槽(210)之间设有P+型接触区(209)。9.如权利要求1-4任一权利要求所述的一种功率半导体器件，其特征在于，所述的N+型衬底层(202)由P型区替代。10.如权利要求1-4任一权利要求所述的一种功率半导体器件，其特征在于，所述的N型区由P型区替代，P型区由N型区替代。11.一种功率半导体器件的制备方法，其特征在于，所述的制备方法包括如下的步骤：第一：在N+型硅衬底层(202)的上生长N型硅外延层(201)，在N型硅外延层(201)上表面形成一个以上的栅极沟槽(206)，其中形成的栅极沟槽(206)顶部宽度大于其底部的宽度；第二：在栅极沟槽(206)内形成栅介质层(211)；第三：在栅极沟槽(206)底部形成栅电极(205)；第四：在相邻的栅极沟槽(206)之间分别形成P型体区(207)以及N+型源极区(208)，其中...

【专利技术属性】
技术研发人员：单建安，伍震威，梁嘉进，冯浩，
申请(专利权)人：中山汉臣电子科技有限公司，
类型：发明
国别省市：广东,44