半导体器件及其制造方法技术

半导体器件及其制造方法。提供了一种半导体器件及其制造方法。该半导体器件包括其中掩埋了第一沟道层的一部分的管栅堆叠结构。该半导体器件包括其中掩埋了第二沟道层的一部分的管栅堆叠结构。该半导体器件被配置成独立地控制所述第一沟道层和所述第二沟道层。

Semiconductor Devices and Their Manufacturing Methods

Semiconductor devices and their manufacturing methods. A semiconductor device and its manufacturing method are provided. The semiconductor device includes a gate stacking structure in which a part of the first channel layer is buried. The semiconductor device includes a gate stacking structure in which a part of the second channel layer is buried. The semiconductor device is configured to independently control the first channel layer and the second channel layer.

【技术实现步骤摘要】
半导体器件及其制造方法
本公开的一方面可以总体上涉及半导体器件及其制造方法，并且具体地，涉及三维存储器件及其制造方法。
技术介绍
三维存储器件包括能够存储数据的存储单元。三维存储器件的存储单元布置在沿着彼此交叉的第一方向和第二方向延伸的水平面上，并且沿着垂直于水平面的第三方向堆叠。三维存储器件可具有有利于半导体器件在有限区域内高度集成的结构。为了进一步提高存储单元的集成度，提出了具有各种结构的三维存储器件。由于三维存储器件的结构特征，导致三维存储器件的操作特性会劣化。因此，需要用于防止三维存储器件的操作特性劣化的各种技术。
技术实现思路
根据本公开的一方面，提供了一种半导体器件。该半导体器件可以包括：第一管栅；第二管栅，该第二管栅设置在所述第一管栅上；栅间绝缘层，该栅间绝缘层设置在所述第一管栅和所述第二管栅之间；第一存储单元和第二存储单元。所述第一存储单元和第二存储单元设置在所述第二管栅上。所述半导体器件可以包括：第一沟道层，该第一沟道层从所述第一管栅的内部朝向所述第一存储单元延伸；以及第二沟道层，该第二沟道层从所述第二管栅的内部朝向所述第二存储单元延伸。所述第一沟道层将所述第一存储单元串联连接，所述第二沟道层将所述第二存储单元串联连接。所述半导体器件可以包括第一接触结构，所述第一接触结构与所述第一管栅连接。所述半导体器件可以包括第二接触结构，所述第二接触结构与所述第二管栅连接。根据本公开的一方面，提供了一种半导体器件。该半导体器件可以包括：栅堆叠结构，该栅堆叠结构包括沿着第一方向依次堆叠的下导电层、绝缘层和上导电层。所述半导体器件可以包括：第一沟道层的被掩埋在所述下导电层中的部分，所述第一沟道层沿着所述第一方向延伸以穿透所述绝缘层和所述上导电层。所述半导体器件可以包括：第二沟道层的被掩埋在所述上导电层中的部分，所述第二沟道层沿着所述第一方向延伸以穿透所述上导电层。所述半导体器件可以包括：切割结构，该切割结构穿透所述上导电层，使得所述上导电层被分成辅助栅和管栅堆叠结构，所述管栅堆叠结构被所述第一沟道层和所述第二沟道层共享。所述半导体器件可以包括：栅接触图案，该栅接触图案穿透所述辅助栅，所述栅接触图案将所述辅助栅与所述管栅堆叠结构的所述下导电层连接。根据本公开的一方面，提供了一种半导体器件。该半导体器件可以包括：栅堆叠结构，该栅堆叠结构包括沿着第一方向依次堆叠的下导电层、绝缘层和上导电层。所述半导体器件可以包括：第一沟道层的被掩埋在所述下导电层中的部分，所述第一沟道层沿着所述第一方向延伸以穿透所述绝缘层和所述上导电层。所述半导体器件可以包括：第二沟道层的被掩埋在所述上导电层中的部分，所述第二沟道层沿着所述第一方向延伸以穿透所述上导电层。所述半导体器件可以包括：外围切割结构，该外围切割结构穿透所述栅堆叠结构，使得所述栅堆叠结构被分成外围栅(perigate)和管栅堆叠结构，所述管栅堆叠结构被所述第一沟道层和所述第二沟道层共享。所述半导体器件可以包括：外围栅接触图案，该外围栅接触图案被掩埋在所述外围栅中，所述外围栅接触图案将所述外围栅的所述下导电层和所述上导电层连接。根据本公开的一方面，提供了一种制造半导体器件的方法。该方法可以包括以下步骤：形成栅堆叠结构，其中，所述栅堆叠结构包括依次堆叠的下导电层、绝缘层和上导电层；形成切割结构，其中，所述切割结构穿透所述上导电层、所述绝缘层和所述下导电层中的至少一个，使得所述栅堆叠结构被分成管栅堆叠结构、辅助栅和外围栅。该方法可以包括：形成掩埋的导电组，其中，所述掩埋的导电组包括设置在所述管栅堆叠结构中的第一牺牲导电图案和第二牺牲导电图案、从所述辅助栅的内部延伸到所述管栅堆叠结构的所述下导电层的内部的第一栅接触图案和设置在所述外围栅中的第二栅接触图案。该方法可以包括：去除所述第一牺牲导电图案和所述第二牺牲导电图案。该方法可以包括：形成第一沟道层和第二沟道层，其中，所述第一沟道层设置在被去除了所述第一牺牲导电图案的区域中，并且所述第二沟道层设置在被去除了所述第二牺牲导电图案的区域中。根据本公开的一方面，提供了一种半导体器件。该半导体器件可以包括管栅堆叠结构。所述半导体器件可以包括：第一存储串，该第一存储串包括经由第一沟道层彼此串联联接的存储单元和第一管式晶体管，所述第一管式晶体管形成在所述管栅堆叠结构和所述第一沟道层的交叉部分处。所述半导体器件可以包括：第二存储串，该第二存储串包括经由第二沟道层彼此串联联接的存储单元和第二管式晶体管，所述第二管式晶体管形成在所述管栅堆叠结构和所述第二沟道层的交叉部分处。所述半导体器件可以包括：第一接触结构和第二接触结构，该第一接触结构和第二接触结构被配置成分别独立控制所述第一管式晶体管和所述第二管式晶体管。附图说明图1示出了例示根据本公开的实施方式的半导体器件的立体图。图2示出了例示图1中示出的第一区域和第二区域的互连区域的截面图。图3示出了例示图1中示出的源侧堆叠结构、漏侧堆叠结构、第一沟道层和第二沟道层的布局的平面图。图4A至图4C示出了例示沿着图1中示出的线“I-I”、“II-II”、“III-III”和“IV-IV”截取的截面的视图。图5示出了例示图1、图2和图4A至图4C中的每一个中示出的下部结构的示例的截面图。图6A至图6L示出了例示根据本公开的实施方式的半导体器件的制造方法的截面图。图7是例示了根据本公开的实施方式的包括存储器件的存储系统的框图。图8是例示了根据本公开的实施方式的包括存储系统的计算系统的框图。具体实施方式参照附图来描述本公开的实施方式的示例。然而，实施方式的示例可按照许多不同方式来实施并且不应该被理解为限于本文中阐述的实施方式的示例。确切地，提供实施方式的示例，使得对于本领域的技术人员而言，本教导是清楚且可行的。在不脱离本公开的范围的情况下，本教导的特征可用于各式各样的实施方式中，并未展示这些实施方式的全部。在附图中，为了图示清晰起见，可夸大相对尺寸。应该理解，当一个元件被称为“在”两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者还可以存在一个或更多个中间元件。相似的参考标号始终是指相似的元件。还要注意，“在...上”是指一个组件不仅可直接在另一个组件上，而且可通过一个中间组件或多个中间组件间接地在另一个组件上。另一方面，“直接在...上”是指在没有中间组件的情况下一个组件直接在另一个组件上。实施方式提供了能够提高存储单元的集成度并且增强半导体器件的操作特性的半导体器件及其制造方法。图1示出了例示根据本公开的实施方式的半导体器件的立体图。为了便于描述，在图1中未例示堆叠结构STD和STS中的每一个中包括的层间绝缘图案和狭缝绝缘层、切割结构CU1和CU2中的每一个中包括的绝缘层、被接触结构CT1至CT3穿透的绝缘层。图2示出了例示图1中示出的第一区域A1和第二区域A2的互连区域B2的截面图。图2示出了根据图1中示出的XYZ坐标系的Y-Z平面上的截面图。参照图1和图2，根据实施方式的半导体器件可以包括下部结构LS，下部结构LS包括第一区域A1和第二区域A2。下部结构LS可以包括绝缘层或者包括被绝缘层覆盖的外围电路。以下，将参照图5来描述下部结构LS的详细结构的示例。第一区域A1是与存储串的栅极本文档来自技高网...

【技术保护点】
1.一种半导体器件，该半导体器件包括：第一管栅；第二管栅，该第二管栅设置在所述第一管栅上；栅间绝缘层，该栅间绝缘层设置在所述第一管栅和所述第二管栅之间；第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元设置在所述第二管栅上；第一沟道层，该第一沟道层从所述第一管栅的内部朝向所述第一存储单元延伸，所述第一沟道层将所述第一存储单元串联连接；第二沟道层，该第二沟道层从所述第二管栅的内部朝向所述第二存储单元延伸，所述第二沟道层将所述第二存储单元串联连接；第一接触结构，该第一接触结构与所述第一管栅连接；以及第二接触结构，该第二接触结构与所述第二管栅连接。

【技术特征摘要】
2017.11.16 KR 10-2017-01532281.一种半导体器件，该半导体器件包括：第一管栅；第二管栅，该第二管栅设置在所述第一管栅上；栅间绝缘层，该栅间绝缘层设置在所述第一管栅和所述第二管栅之间；第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元设置在所述第二管栅上；第一沟道层，该第一沟道层从所述第一管栅的内部朝向所述第一存储单元延伸，所述第一沟道层将所述第一存储单元串联连接；第二沟道层，该第二沟道层从所述第二管栅的内部朝向所述第二存储单元延伸，所述第二沟道层将所述第二存储单元串联连接；第一接触结构，该第一接触结构与所述第一管栅连接；以及第二接触结构，该第二接触结构与所述第二管栅连接。2.一种半导体器件，该半导体器件包括：管栅堆叠结构；第一存储串，该第一存储串包括经由第一沟道层彼此串联联接的存储单元和第一管式晶体管，所述第一管式晶体管形成在所述管栅堆叠结构和所述第一沟道层的交叉部分处；第二存储串，该第二存储串包括经由第二沟道层彼此串联联接的存储单元和第二管式晶体管，所述第二管式晶体管形成在所述管栅堆叠结构和所述第二沟道层的交叉部分处；以及第一接触结构和第二接触结构，该第一接触结构和该第二接触结构被配置成分别独立控制所述第一管式晶体管和所述第二管式晶体管。3.根据权利要求2所述的半导体器件，其中，所述第一接触结构与所述第一管式晶体管联接，以提供第一控制信号，并且其中，所述第二接触结构与所述第二管式晶体管联接，以提供与所述第一控制信号不同的第二控制信号。4.根据权利要求2所述的半导体器件，其中，所述管栅堆叠结构包括：第一管栅，该第一管栅被用作所述第一管式晶体管的第一栅极；以及第二管栅，该第二管栅设置在所述第一管栅上，并且被用作所述第二管式晶体管的第二栅极。5.根据权利要求4所述的半导体器件，其中，所述管栅堆叠结构包括：栅间绝缘层，该栅间绝缘层设置在所述第一管栅和所述第二管栅之间。6.根据权利要求4所述的半导体器件，其中，所述第一管栅包括不与所述第二管栅交叠的接触区域，其中，所述第一接触结构包括：第一栅接触图案，该第一栅接触图案与所述第一管栅的所述接触区域接触，所述第一栅接触图案延伸达到所述第二管栅的顶表面的高度；以及接触插塞，该接触插塞设置在所述第一栅接触图案上，所述接触插塞与所述第一栅接触图案接触。7.根据权利要求6所述的半导体器件，其中，所述第一接触结构还包括设置在所述第一管栅的所述接触区域上的辅助栅，所述辅助栅被所述第一栅接触图案穿透，所述辅助栅与所述第二管栅分隔开。8.根据权利要求7所述的半导体器件，其中，所示第一栅接触图案包括：垂直部，该垂直部穿透所述辅助栅；以及水平部，该水平部从所述垂直部延伸以设置在所述辅助栅和所述第一管栅之间。9.根据权利要求7所述的半导体器件，其中，所述管栅堆叠结构包括设置在所述第一管栅和所述第二管栅之间的栅间绝缘层，并且其中，所述辅助栅包括：第一上导电图案，该第一上导电图案设置在与所述第二管栅相同的平面上；第一虚设绝缘层，该第一虚设绝缘层设置在与所述栅间绝缘层相同的平面上；以及第一下导电图案，该第一下导电图案设置在所述第一上导电图案下方，所述第一虚设绝缘层插置在所述第一下导电图案和所述第一上导电图案之间。10.根据权利要求6所述的半导体器件，其中，所述第一管栅包括与所述第二管栅交叠的交叠区域，其中，所述第一管栅的所述接触区域的厚度比所述第一管栅的所述交叠区域的厚度薄。11.根据权利要求10所述的半导体器件，其中，所述第一栅接触图案延伸以与所述第一管栅的所述交叠区域的侧壁接触。12.根据权利要求6所述的半导体器件，其中，所述管栅堆叠结构包括设置在所述第一管栅和所述第二管栅之间的栅间绝缘层，并且该半导体器件还包括与所述第一管栅分隔开的外围栅，其中，所述外围栅包括：第二下导电图案，该第二下导电图案设置在与所述第一管栅相同的平面上；第二虚设绝缘层，该第二虚设绝缘层设置在所述第二下导电图案上，所述第二虚设绝缘层设置在与所述栅间绝缘层相同的平面上；以及第二上导电图案，该第二上导电图案设置在所述第二虚设绝缘层上，所述第二上导电图案设置在与所述第二管栅相同的平面上。13.根据权利要求12所述的半导体器件，该半导体器件还包括与所述外围栅连接的第三接触结构，其中，所述第三接触结构包括：第二栅接触图案，该第二栅接触图案被掩埋在所述外围栅中，所述第二栅接触图案将所述第二下导电图案和所述第二上导电图案连接；以及接触插塞，该接触插塞设置在所述第二上导电图案上，所述接触插塞与所述第二上导电图案接触。14.根据权利要求13所述的半导体器件，其中，所示第二栅接触图案包括：水平部，该水平部被掩埋在所述第二下导电图案中；以及垂直部，该垂直部从所述水平部延伸以穿透所述第二虚设绝缘层和所述第二上导电图案。15.根据权利要求13所述的半导体器件，其中，向所述第一接触结构至所述第三接触结构施加不同的控制信号。16.一种半导体器件，该半导体器件包括：栅堆叠结构，该栅堆叠结构包括沿着第一方向依次堆叠的下导电层、绝缘层和上导电层；第一沟道层的被掩埋在所述下导电层中的部分，所述第一沟道层沿着所述第一方向延伸以穿透所述绝缘层和所述上导电层；第二沟道层的被掩埋在所述上导电层中的部分，所述第二沟道层沿着所述第一方向延伸以穿透所述上导电层；切割结构，该切割结构穿透所述上导电层，使得所述上导电层被分成辅助栅和管栅堆叠结构，所述管栅堆叠结构被所述第一沟道层和所述第二沟道层共享；以及栅接触图案，该栅接触图案穿透所述辅助栅，所述栅接触图案将所述辅助栅与所述管栅堆叠结构的所述下导电层连接。17.根据权利要求16所述的半导体器件，该半导体器件还包括：第一接触插塞，该第一接触插塞与所述栅接触图案和所述辅助栅连接；以及第二接触插塞，该第二接触插塞与所述管栅堆叠结构的所述上导电层连接。...

【专利技术属性】
技术研发人员：严大成，姜政尚，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR