集成芯片及其形成方法技术

在一些实施例中，本发明专利技术涉及有源区内的晶体管器件和相关的形成方法，该有源区具有被配置为减小晶体管器件对由相邻隔离结构中的凹陷引起的性能劣化(扭结效应)的敏感度的形状。该晶体管器件具有衬底，该衬底包括限定衬底的上表面内的沟槽的内表面。一种或多种介电材料布置在沟槽内。一种或多种介电材料限定暴露衬底的上表面的开口。该开口具有位于衬底内的源极区域上方的源极开口、位于衬底内的漏极区域上方的漏极开口以及位于源极开口和漏极开口之间的沟道开口。源极开口和漏极开口具有小于沟道开口的宽度。栅极结构在源极区域和漏极区域之间且在开口上方延伸。

Integrated Chip and Its Formation Method

In some embodiments, the present invention relates to transistor devices in an active region with a shape configured to reduce the sensitivity of transistor devices to performance degradation (kink effect) caused by depressions in adjacent isolation structures. The transistor device has a substrate comprising an inner surface of a groove that defines the upper surface of the substrate. One or more dielectric materials are arranged in the groove. One or more dielectric materials limit the opening of the upper surface of the exposed substrate. The opening has a source opening above the source region in the substrate, a drain opening above the drain region in the substrate, and a channel opening between the source opening and the drain opening. The source opening and drain opening have a width smaller than the channel opening. The gate structure extends between the source and drain regions and above the opening.

【技术实现步骤摘要】
集成芯片及其形成方法
本专利技术的实施例总体涉及半导体领域，更具体地涉及集成芯片及其形成方法。
技术介绍
现代集成芯片包括形成在半导体衬底(例如，硅衬底)上的数百万或数十亿半导体器件。为了改进集成芯片的功能，半导体工业不断缩小半导体器件的尺寸，以提供具有小型、密集型器件的集成芯片。通过形成具有小型、密集型器件的集成芯片，增加了半导体器件的速度并且减小了半导体器件的功耗。
技术实现思路
根据本专利技术的一个方面，提供了一种集成芯片，包括：衬底，具有限定在所述衬底的上表面内的沟槽的内表面；隔离结构，包括所述沟槽内的一种或多种介电材料并且具有限定暴露所述衬底的上表面的开口的侧壁，其中，所述开口具有第一宽度的源极开口、第二宽度的漏极开口以及第三宽度的沟道开口，所述第三宽度大于所述第一宽度和所述第二宽度；源极区域，设置在所述衬底内且在所述源极开口内；漏极区域，设置在所述衬底内且在所述漏极开口内；以及栅极结构，在所述源极区域和所述漏极区域之间的位置处且在所述开口上方延伸。根据本专利技术的另一个方面，提供了一种集成芯片，包括：隔离结构，布置在衬底内并且具有限定凹进至所述隔离结构的最上表面之下的一个或多个凹陷的表面，其中，所述隔离结构限定暴露所述衬底的开口；源极区域，设置在所述开口内；漏极区域，设置在所述开口内并且沿着第一方向与所述源极区域分隔开，其中，所述开口沿着垂直于所述第一方向的第二方向延伸超过所述源极区域的相对两侧；以及栅极结构，沿着所述第二方向在所述开口上方延伸。根据本专利技术的又一个方面，提供了一种形成集成芯片的方法，包括：在衬底内形成隔离结构，其中，所述隔离结构限定源极开口、漏极开口和沟道开口，所述沟道开口沿着第一方向布置在所述源极开口和所述漏极开口之间并且沿着垂直于所述第一方向的第二方向延伸超过所述源极开口和所述漏极开口；在所述沟道开口上方形成栅极结构；以及实施注入工艺以在所述源极开口内形成源极区域，并且在所述漏极开口内形成漏极区域，其中，所述源极区域和所述漏极区域沿着所述第二方向从所述隔离结构的限定所述沟道开口的侧壁回缩非零距离。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1B示出了包括有源区内的晶体管器件的集成芯片的一些实施例，该有源区具有被配置为改进器件性能的形状。图2A至图2B示出了示出具有公开的形状的有源区的晶体管器件的示例性性能参数的一些实施例的曲线图。图3A至图3D示出了包括有源区内的晶体管器件的集成芯片的一些额外实施例，该有源区具有被配置为改进器件性能的形状。图4示出了示出包括有源区内的晶体管器件的集成芯片的一些可选实施例的顶视图，该有源区具有被配置为改进器件性能的形状。图5A至图5B示出了具有不同栅极介电厚度的不同区域的集成芯片的一些额外实施例。图6A至图11B示出了对应于形成包括布置在有源区内的晶体管器件的集成芯片的方法的一些实施例的截面图和顶视图，该有源区具有被配置为改进器件性能的形状。图12示出了形成包括布置在有源区内的晶体管器件的集成芯片的方法的一些实施例的流程图，该有源区具有被配置为改进器件性能的形状。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“且，为便于描述在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。在集成芯片中，有源器件(例如，MOSFET器件、嵌入式存储器件等)通常布置在共享半导体衬底(例如，硅衬底)上。然而，半导体材料可以是导电的，从而使得漏电流可以在位于半导体衬底内的彼此非常靠近的有源器件之间传输。如果不能适当地减小这种漏电流，则相邻器件之间的串扰可能导致集成芯片故障。为了防止漏电流在相邻器件之间传输，许多现代集成芯片使用浅沟槽隔离(STI)结构。通常，通过在衬底上方形成垫氧化物，根据氮化物掩模层来图案化垫氧化物，根据氮化物掩模层在衬底中蚀刻沟槽，用一种或多种介电材料(诸如二氧化硅或氮化硅)填充沟槽，以及从衬底上方去除过量的一种或多种介电材料来形成STI结构。STI形成工艺还可以使用湿蚀刻工艺来去除在STI结构的形成期间使用的氮化物掩模层和/或垫氧化物。然而，应该理解，在STI结构的形成期间，可能在STI结构的上表面内形成凹陷(divot)(例如，由于用于去除氮化物掩模层和/或垫氧化物的湿蚀刻工艺)。这种凹陷可能负面影响相邻器件的电行为(例如，阈值电压和亚阈值电压)，导致器件的不可预知的性能。例如，在晶体管器件的制造期间，导电栅极材料可以填充STI结构内的凹陷，导致导电栅极材料具有尖锐的边缘，这可以在晶体管器件的工作期间增强由栅极结构产生的电场。增强的电场减小了晶体管器件的阈值电压，导致称为扭结效应的问题(例如，由漏极电流与栅极电压关系中的双峰限定)。扭结效应具有许多负面影响，诸如难以建模(例如，在SPICE曲线拟合和/或参数提取中)。在一些实施例中，本专利技术涉及设置在有源区内的晶体管器件和相关的形成方法，该有源区具有被配置为减小晶体管器件对由相邻隔离结构中的凹陷引起的性能下降(例如，扭结效应)的敏感度的形状。该晶体管器件包括衬底，该衬底具有限定衬底的上表面内的沟槽的内表面。一种或多种介电材料布置在沟槽内。一种或多种介电材料限定暴露衬底的上表面的开口。该开口具有位于衬底内的源极区域上方的源极开口、位于衬底内的漏极区域上方的漏极开口以及位于源极开口和漏极开口之间的沟道开口。源极开口和漏极出口具有比沟道开口更小的宽度。栅极结构在源极和漏极区域之间的位置处且在开口上方延伸。因为源极开口和漏极开口具有比沟道开口更小的宽度，所以产生的在源极和漏极区域之间延伸的沟道区域将与隔离结构的边缘分隔开非零距离。将沟道区域与隔离结构的边缘分隔开非零距离减小了隔离结构内的凹陷对沟道区域的影响。图1A至图1B示出了包括有源区内的晶体管器件的集成芯片的一些实施例，该有源区具有被配置为改进器件性能的形状。如图1A的截面图100所示，集成芯片包括具有内表面的衬底102，内表面限定了从衬底102的上表面102u延伸至衬底102内的沟槽103。包括一种或多种介电材料的隔离结构104(例如，浅沟槽隔离(STI)结构)设置在沟槽103内。隔离结构104包括限定暴露衬底102的上表面102u的开口106的侧壁。开口本文档来自技高网...

【技术保护点】
1.一种集成芯片，包括：衬底，具有限定在所述衬底的上表面内的沟槽的内表面；隔离结构，包括所述沟槽内的一种或多种介电材料并且具有限定暴露所述衬底的上表面的开口的侧壁，其中，所述开口具有第一宽度的源极开口、第二宽度的漏极开口以及第三宽度的沟道开口，所述第三宽度大于所述第一宽度和所述第二宽度；源极区域，设置在所述衬底内且在所述源极开口内；漏极区域，设置在所述衬底内且在所述漏极开口内；以及栅极结构，在所述源极区域和所述漏极区域之间的位置处且在所述开口上方延伸。

【技术特征摘要】
2017.11.14 US 62/585,636;2018.05.25 US 15/989,6061.一种集成芯片，包括：衬底，具有限定在所述衬底的上表面内的沟槽的内表面；隔离结构，包括所述沟槽内的一种或多种介电材料并且具有限定暴露所述衬底的上表面的开口的侧壁，其中，所述开口具有第一宽度的源极开口、第二宽度的漏极开口以及第三宽度的沟道开口，所述第三宽度大于所述第一宽度和所述第二宽度；源极区域，设置在所述衬底内且在所述源极开口内；漏极区域，设置在所述衬底内且在所述漏极开口内；以及栅极结构，在所述源极区域和所述漏极区域之间的位置处且在所述开口上方延伸。2.根据权利要求1所述的集成芯片，其中，所述隔离结构具有限定沿着所述隔离结构的靠近所述开口的边缘且凹进至所述隔离结构的最上表面之下的一个或多个凹陷的表面。3.根据权利要求2所述的集成芯片，其中，所述源极区域沿着第一方向与所述漏极区域分隔开；其中，所述一个或多个凹陷中的第一凹陷包括在所述隔离结构内沿着所述第一方向延伸的第一段以及在所述隔离结构内沿着垂直于所述第一方向的第二方向延伸的第二段；以及其中，沿着所述源极开口和所述漏极开口之间的边界延伸的线与所述第二段相交。4.根据权利要求2所述的集成芯片，其中，所述第一宽度和所述第三宽度之间的差大于或等于所述一个或多个凹陷中的第一凹陷的宽度的约两倍。5.根据权利要求1所述的集成芯片，其中，所述栅极结构被配置为在沟道区域内形成导电沟道，所述沟道区域在所述衬底内且在所述源极区域和所述漏极区域之间延伸；以及其中...

【专利技术属性】
技术研发人员：林孟汉，邱德馨，吴伟成，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71