半导体装置及其制造方法制造方法及图纸

一种制造半导体装置的方法，包括以下步骤。衬底具有虚设区域及存储器单元区域。在存储器单元区域的衬底上方形成多个第一堆叠结构。在虚设区域中的衬底上方形成至少一个第二堆叠结构。在衬底上方形成导电层，以覆盖第一堆叠结构及至少一个第二堆叠结构。对导电层执行平坦化工艺，以暴露第一堆叠结构及至少一个第二堆叠结构的顶表面。图案化导电层，以在相邻的两个第一堆叠结构之间形成擦除栅极，以及在相邻的两个第一堆叠结构外部形成第一选择栅极及第二选择栅极。

Semiconductor Device and Its Manufacturing Method

A method for manufacturing semiconductor devices includes the following steps. The substrate has a fictitious area and a memory unit area. A plurality of first stacking structures are formed above the substrate of the memory unit area. At least one second stacking structure is formed above the substrate in the imaginary region. A conductive layer is formed above the substrate to cover the first stacking structure and at least one second stacking structure. The conductive layer is flattened to expose the top surface of the first stacking structure and at least one second stacking structure. The patterned conductive layer forms an erasing gate between two adjacent first stacking structures and a first selection gate and a second selection gate outside two adjacent first stacking structures.

【技术实现步骤摘要】
半导体装置及其制造方法
本专利技术实施例涉及一种半导体装置及其制造方法。
技术介绍
由于半导体业界为追求更高装置密度、更高性能以及更低成本已进展为纳米技术工艺节点，因此在减少构形变化及降低光刻操作的数量上面临挑战。
技术实现思路
本专利技术实施例提供一种制造半导体装置的方法，包括以下步骤。衬底具有虚设区域及存储器单元区域。在存储器单元区域的衬底上方形成多个第一堆叠结构。在虚设区域中的衬底上方形成至少一个第二堆叠结构。在衬底上方形成导电层，以覆盖第一堆叠结构及至少一个第二堆叠结构。对导电层执行平坦化工艺，以暴露第一堆叠结构及至少一个第二堆叠结构的顶表面。图案化导电层，以在相邻的两个第一堆叠结构之间形成擦除栅极，以及在相邻的两个第一堆叠结构外部形成第一选择栅极及第二选择栅极。本专利技术实施例提供一种半导体装置包括衬底、多个存储器单元以及至少一个虚设栅极结构。衬底具有虚设区域及存储器单元区域。多个存储器单元位于存储器单元区域中的衬底上方。每个存储器单元包括衬底上的相邻的两个堆叠结构、两个选择栅极以及擦除栅极。两个选择栅极分别位于两个堆叠结构外部。擦除栅极位于相邻的两个堆叠结构之间。擦除栅极具有位于擦除栅极的最高顶表面与最低顶表面之间的台阶。至少一个虚设栅极结构位于虚设区域中的衬底上方。本专利技术实施例提供另一种制造具有存储器的半导体装置的方法包括以下步骤。在衬底上方形成多个堆叠结构。每个堆叠结构从下到上包括第一介电层、第一导电层、第二介电层、第二导电层以及顶盖层。每个堆叠结构更包括间隔件，其位于第一导电层的侧壁、第二介电层的侧壁、第二导电层的侧壁以及顶盖层的侧壁上方且覆盖第一介电层。在衬底上方共形地形成第三导电层，以覆盖多个堆叠结构及第一介电层。对第三导电层执行平坦化工艺，以暴露堆叠结构的顶表面。在执行平坦化工艺之后，图案化第三导电层，以在相邻的两个堆叠结构外部形成两个选择栅极，并在相邻的两个堆叠结构之间形成擦除栅极。附图说明根据结合附图阅读的以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的尺寸。图1A至图1L是示出根据本公开的一个实施例的制造包括存储器的半导体装置的连续工艺的横截面视图。图2是根据本公开的另一实施例的包括存储器的半导体装置的俯视图。具体实施方式应理解，以下揭示内容提供用于实施本专利技术的不同特征的许多不同实施例或实例。下文描述组件及布置的具体实施例或实例以简化本公开。当然，这些只是实例且并不意欲为限制性的。举例来说，元件的尺寸并不限于所揭示的范围或值，但可取决于处理条件及/或装置的所需性质。此外，在以下描述中，第一特征在第二特征上方或上的形成可包括第一特征与第二特征直接接触所形成的实施例，并且还可包括形成额外特征以插入第一特征与第二特征之间，从而使得第一特征与第二特征可以不直接接触的实施例。为简单及清楚起见，各种特征可按不同比例任意拉伸。此外，为易于描述如图式中所示的一个元件或特征与另一元件或特征的关系，可在本文中使用诸如“在…下面(beneath)”、“在…下方(below)”、“下部(lower)”、“在…上方(above)”、“上部(upper)”等空间上相对的术语。除图中所描绘的取向之外，空间上相对的术语意图涵盖在使用或操作中的装置的不同取向。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样地可相应地进行解释。此外，术语“由…制成”可意味着“包括”或“由…组成”中的任一个。在本实施例中，半导体装置包括非易失性存储器(non-volatilememory；NVM)单元及外围电路(例如逻辑电路)。外围电路还可包括动态随机存取存储器(dynamicrandomaccessmemories；DRAM)、静态随机存取存储器(staticrandomaccessmemories；SRAM)，或其组合。NVM单元通常需要其中堆叠有多个层(例如多晶硅层)的堆叠结构，而外围逻辑电路通常包括具有单个多晶硅层的场效应晶体管(fieldeffecttransistors；FET)。由于结构差异，当例如图案化NVM单元及外围逻辑电路上方的导电层以分别形成字线及栅极电极时，NVM单元区域与外围逻辑电路区域之间的导电层存在高度差。此高度差可能影响导电层上的其它蚀刻工艺的性能。图1A至图1L是示出根据本公开的一个实施例的制造包括存储器的半导体装置的连续工艺的横截面视图。应理解，额外操作可在图1A至图1L所示的工艺之前、期间及之后提供，且对于方法的额外实施例来说，可替换或去除下文所述的一些操作。参考图1A，提供衬底100。在一些实施例中，衬底100为例如p型硅衬底，其中掺杂剂浓度在约1×1015cm-3至约1×1018cm-3的范围内。在其它实施例中，衬底为n型硅衬底，其中掺杂剂浓度在约1×1015cm-3至约1×1018cm-3的范围内。或者，衬底可包括另一元素半导体，例如锗；化合物半导体，包括IV-IV族化合物半导体(例如，SiC及SiGe)、III-V族化合物半导体(例如，GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GalnAs、GalnP及/或GalnAsP)；或其组合。在一实施例中，衬底是绝缘体上硅(silicon-on-insulator；SOI)衬底的硅层。参考图1A，多个隔离结构101形成于衬底100中。举例而言，隔离结构101为浅沟槽隔离(shallowtrenchisolations；SIT)。在一些实施例中，隔离结构101可由以下步骤形成。掩模层(未绘示)形成于衬底100上，且通过光刻操作及蚀刻操作来图案化掩模层。随后，通过使用图案化掩模层作为蚀刻掩模，蚀刻衬底100以形成沟槽。在一些实施例中，沟槽的深度在约250纳米(nm)至约350纳米的范围内。沟槽由绝缘材料或介电材料(例如氧化硅)填充，且接着执行平坦化操作(例如CMP或回蚀工艺)，以去除绝缘材料层的上部部分，由此形成隔离结构101。衬底100未经蚀刻且在俯视图中由隔离结构101包围或分隔开的区域被称为有源区。如图1A中所示，在一些实施例中，衬底100包括虚设区域DR、逻辑区域LR以及存储器单元区域MR。虚设区域DR、逻辑区域LR以及存储器单元区域MR可通过隔离结构101分隔开。在一些实施例中，存储器单元区域MR包括非易失性存储器(NVM)单元，例如快闪存储器单元，且逻辑区域LR可包括逻辑电路(例如晶体管)、易失性存储器单元(例如DRAM、SRAM等等)或其组合。基本上，虚设区域DR被称作存储器单元区域MR及逻辑区域LR之外的其它区域。在一些替代实施例中，可基于产品的设计及需求来调整虚设区域DR、逻辑区域LR以及存储器单元区域MR的数量及配置。在形成隔离结构101之后，在衬底100上方依次形成第一介电层102、第一导电层104、第二介电层106、第二导电层108以及顶盖层110。在一些实施例中，在存储器单元区域MR中，第一介电层102待用作存储器单元的隧穿介电层；第一导电层104待用作存储器单元的浮置栅极；且第二导电层108待用作存储器单元的控制栅极。在一些实本文档来自技高网...

【技术保护点】
1.一种制造半导体装置的方法，包括：提供具有虚设区域及存储器单元区域的衬底；在所述存储器单元区域中的所述衬底上方形成多个第一堆叠结构；在所述虚设区域中的所述衬底上方形成至少一个第二堆叠结构，其中所述至少一个第二堆叠结构包括虚设栅极结构；在所述衬底上方形成导电层，以覆盖所述第一堆叠结构及所述至少一个第二堆叠结构；对所述导电层执行平坦化工艺，以暴露所述第一堆叠结构的顶表面及所述至少一个第二堆叠结构的顶表面；以及图案化所述导电层，以在相邻的两个第一堆叠结构之间形成擦除栅极，并在所述相邻的两个第一堆叠结构外部形成第一选择栅极及第二选择栅极。

【技术特征摘要】
2017.11.13 US 62/584,918;2018.11.05 US 16/180,0261.一种制造半导体装置的方法，包括：提供具有虚设区域及存储器单元区域的衬底；在所述存储器单元区域中的所述衬底上方形成多个第一堆叠结构；在所述虚设区域中的所述衬底上方形成至少一个第二堆叠结构，其中所述至少一个第二堆叠结构包括虚设栅极结构；在所述衬底上方形成导电层，以覆盖所述第一堆叠结构及所述至少一个第二堆叠结构；对所述导电层执行平坦化工艺，以暴露所述第一堆叠结构的顶表面及所述至少一个第二堆叠结构的顶表面；以及图案化所述导电层，以在相邻的两个第一堆叠结构之间形成擦除栅极，并在所述相邻的两个第一堆叠结构外部形成第一选择栅极及第二选择栅极。2.根据权利要求1所述的制造半导体装置的方法，其中所述擦除栅极具有台阶，其位于所述擦除栅极的最高顶表面与最低顶表面之间。3.根据权利要求1所述的制造半导体装置的方法，其中所述图案化所述导电层更包括在逻辑区域中的所述衬底上形成至少一个逻辑栅极。4.根据权利要求1所述的制造半导体装置的方法，其中所述图案化所述导电层更包括去除所述虚设区域中的所述衬底上方的所述导电层。5.一种半导体装置，包括：衬底，具有存储器单元区域及虚设区域；多个存储器单元，位于所述存储器单元区域中的所述衬底上方，其中各所述存储器单元包括：相邻的两个堆叠结构，位于所述衬底上；两个选择栅极，分别位于所述两个堆叠结构外部；以及擦除栅极...

【专利技术属性】
技术研发人员：林翊娟，庄强名，吴尚彦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71