减少高电压晶体管的数量的NAND闪存装置制造方法及图纸

本发明专利技术公开了减少高电压晶体管的数量的NAND闪存装置，包括：偶数位线；奇数位线；共源极线；存储阵列，包括偶单元串及奇单元串，偶单元串及奇单元串分别包括多个单元晶体管、源选择晶体管以及漏极选择晶体管，多个单元晶体管以NAND串的形态配置，源选择晶体管以使配置于多个单元晶体管一端的一侧接合部与共源极线相连接的方式驱动，漏极选择晶体管以使配置于多个单元晶体管另一端的一侧接合部与相对应的偶数位线及奇数位线相连接的方式驱动；偶放电晶体管，以使偶数位线与共源极线相连接的方式驱动；以及奇放电晶体管，以使奇数位线与共源极线相连接的方式驱动。本发明专利技术的NAND闪存装置通过减少高电压晶体管的数量来减少整体布局面积。

【技术实现步骤摘要】
减少高电压晶体管的数量的NAND闪存装置
本专利技术涉及NAND闪存装置，尤其，涉及可减少高电压晶体管的数量的NAND闪存装置。
技术介绍
NAND闪存装置在未供给电源的状态下也可保存数据，可一次性消除所选择的块的多个单元晶体管。图1为示出以往的NAND闪存装置的图。为了高集成化，NAND闪存装置构成包括控制栅极和浮动栅极的N-通道形的多个单元晶体管MC<1:n>以串联连接的串STRe、STRo。此时，在上述串STRe、STRo中，多个单元晶体管MC<1:n>通过配置于两侧的源选择晶体管TRa及漏极选择晶体管TRb与共源极线CSL及偶数位线BLe、奇数位线BLo电连接。此时，NAND闪存装置的典型的消除工作通过在将低电压(low)或负电压(negativevoltage)向多个单元晶体管MC<1:n>的控制栅极施加的过程中将20V左右的高电压向井WELL施加来执行。在此情况下，与串STRe、STRo相连接的偶数位线BLe、奇数位线BLo的电压可上升至20V左右。而且，执行消除工作之后的上述偶数位线BLe、奇数位线BLo通过与多个放电信号DISCHe、DISCHo选通的多个放电晶体管TRDe、TRDo放电为偏压VBIAS。另一方面，在NAND闪存装置中，相当多的多个晶体管具有厚度与上述源选择晶体管TRa及漏极选择晶体管TRb的厚度相同的栅极膜，在栅极端子以2.3V左右的电源电压VDD进行控制。在此情况下，在这种多个晶体管与上升至20V左右的偶数位线BLe、奇数位线BLo直接连接的情况下，栅极膜可被破损。因此，在图1的以往的NAND闪存装置中，为了防止这种栅极膜的破损，与上述偶数位线BLe、奇数位线BLo相连接的多个放电晶体管TRDe、TRDo由比栅极膜的厚度厚的高电压晶体管构成。作为参照，通过偶选择信号BSLe、奇选择信号BSLo选通的偶选择多个晶体管TRSe、奇选择多个晶体管TRSo也由高电压晶体管构成。但是，在这种高电压晶体管的情况下，所需的布局面积非常大，这是NAND闪存装置的高集成化的负担。因此，NAND闪存装置需要减少所使用的高电压晶体管的数量。现有技术文献：韩国公开专利号第10-2002-0069092号，公开日：2002年08月29日。
技术实现思路
本专利技术的目的在于，提供减少所需的高电压晶体管的数量来整体减少布局面积的NAND闪存装置。用于实现上述目的的本专利技术的一实施方式涉及NAND闪存装置。本专利技术的NAND闪存装置包括：偶数位线；奇数位线；共源极线；存储阵列，包括偶单元串及奇单元串，上述偶单元串及上述奇单元串分别包括多个单元晶体管、源选择晶体管以及漏极选择晶体管，上述多个单元晶体管以NAND串的形态配置，上述源选择晶体管响应于源选择信号来以使配置于上述多个单元晶体管的一端的上述单元晶体管的一侧接合部与上述共源极线相连接的方式驱动，上述漏极选择晶体管响应于漏极选择信号来以使配置于上述多个单元晶体管的另一端的上述单元晶体管的一侧接合部与相对应的上述偶数位线及奇数位线相连接的方式驱动；偶放电晶体管，响应于偶放电信号来以使上述偶数位线与上述共源极线相连接的方式驱动；以及奇放电晶体管，响应于奇放电信号来以使上述奇数位线与上述共源极线相连接的方式驱动。在如上所述的构成的本专利技术的NAND闪存装置中，多个放电晶体管的另一侧接合部与共源极线相连接。因此，多个放电晶体管可由具有与源选择多个晶体管、漏极选择多个晶体管的厚度相同的厚度的栅极膜的低电压晶体管实现。最终，根据本专利技术的NAND闪存装置，通过减少所需的高电压晶体管的数量来大大减少整体所需的布局面积。附图说明提供本专利技术中使用的各附图的简单说明。图1为示出以往的NAND闪存装置的图。图2为示出本专利技术一实施例的NAND闪存装置的图。图3为用于说明图2的NAND闪存装置中使用的MOS晶体管的结构的图。图4为用于说明图2的NAND闪存装置的消除工作时的主要信号及节点的电压强度的时序图。图5为示出图2的NAND闪存装置的分页缓冲器PB的一部分的图。具体实施方式为了充分理解本专利技术和本专利技术的动作上的优点及通过本专利技术的实施实现的目的，必须参照例示本专利技术的优选实施例的附图及附图所记载的内容。但是，本专利技术并不限定于在此说明的实施例，能够以其他方式具体化。反而，在此所介绍的实施例为了彻底且完整地理解所公开内容以及向普通技术人员充分传递本专利技术的思想而提供。另一方面，在本说明书中，对于相同的结构及执行相同的作用的结构要素，与相同的附图标记一同在<>内添加附图标记。此时，利用附图标记统称这些结构要素。并且，在需要单独区分它们的情况下，在附图标记后侧添加“<>”。在通过说明书全文对本专利技术的内容进行说明的过程中，在各个的结构要素之间“电连接”、“相连接”、“相联接”的术语的含义不仅包括直接相连接的情况，还包括使属性维持在规定水平以上的状态通过中间介质相连接的情况。“传递”、“导出”各个的信号等的术语也不仅包括直接含义，还包括使信号的属性维持在规定水平以上的状态通过中间介质的间接含义。在说明书全文中，其他的“施加”、“导入”、“输入”电压或信号等的术语也均以与此相同的含义使用。为了充分理解本专利技术的动作上的优点及通过本专利技术的实施例实现的目的，需一同参照对本专利技术的例示性实施例进行说明的下述内容及记载于附图的内容。以下，参照附图对本专利技术的实施例进行更详细地说明。图2为示出本专利技术一实施例的NAND闪存装置的图。首先，在对本专利技术的NAND闪存装置的实施例进行说明之前，对用于本专利技术的NAND闪存装置的MOS晶体管的结构进行说明。图3为用于说明用于图2的NAND闪存装置的MOS晶体管的结构的图。作为参照，需要理解的是，为了明确的示出各层(或膜)及区域，在图3中放大或缩小地示出厚度及长度。参照图3，用于本专利技术的NAND闪存装置的MOS晶体管大致区分为低电压晶体管LVTR和高电压晶体管HVTR。上述低电压晶体管LVTR和上述高电压晶体管HVTR均形成于各自的井WELL内，具有各自的栅极电极ELGT1、ELGT2和栅极膜MGT1、MGT2。此时，上述低电压晶体管LVTR的栅极膜MGT1相对薄，上述高电压晶体管HVTR的栅极膜MGT2相对厚。其中，在形成于井WELL的通道CHN1、CHN2与栅极电极ELGT1、ELGT2之间的电压大的情况下，相比于上述低电压晶体管LVTR，上述高电压晶体管HVTR具有栅极膜的破损可能性很低的优点。但是，相比于上述低电压晶体管LVTR，上述高电压晶体管HVTR具有布局所需面积很大的缺点。因此，为了减少NAND闪存装置的整体所需面积，减少所需的高电压晶体管的数量尤为重要。再次参照图2，本专利技术的NAND闪存装置包括偶数位线BLe、奇数位线BLo、共源极线CLS、存储阵列MARR、偶放电晶体管TRDe以及奇放电晶体管TRDo。上述存储阵列MARR包括偶单元串STRe以及奇单元串STRo，上述偶单元串STRe及奇单元串STRo分别包括排列于半导体基板的井WELL上的多个单元晶体管MC<1:n>、源选择晶体管TRa以及漏极选择晶体管TRb。此时，上述多个单元晶体管MC<1:n>以NAND串的形态配本文档来自技高网...

【技术保护点】
1.一种NAND闪存装置，其特征在于，包括：偶数位线；奇数位线；共源极线；存储阵列，包括偶单元串及奇单元串，上述偶单元串及上述奇单元串分别包括多个单元晶体管、源选择晶体管以及漏极选择晶体管，上述多个单元晶体管以NAND串的形态配置，上述源选择晶体管响应于源选择信号来以使配置于上述多个单元晶体管的一端的上述单元晶体管的一侧接合部与上述共源极线相连接的方式驱动，上述漏极选择晶体管响应于漏极选择信号来以使配置于上述多个单元晶体管的另一端的上述单元晶体管的一侧接合部与相对应的上述偶数位线及奇数位线相连接的方式驱动；偶放电晶体管，响应于偶放电信号来以使上述偶数位线与上述共源极线相连接的方式驱动；以及奇放电晶体管，响应于奇放电信号来以使上述奇数位线与上述共源极线相连接的方式驱动。

【技术特征摘要】
2018.09.12 KR 10-2018-01086811.一种NAND闪存装置，其特征在于，包括：偶数位线；奇数位线；共源极线；存储阵列，包括偶单元串及奇单元串，上述偶单元串及上述奇单元串分别包括多个单元晶体管、源选择晶体管以及漏极选择晶体管，上述多个单元晶体管以NAND串的形态配置，上述源选择晶体管响应于源选择信号来以使配置于上述多个单元晶体管的一端的上述单元晶体管的一侧接合部与上述共源极线相连接的方式驱动，上述漏极选择晶体管响应于漏极选择信号来以使配置于上述多个单元晶体管的另一端的上述单元晶体管的一侧接合部与相对应的上述偶数位线及奇数位线相连接的方式驱动；偶放电晶体管，响应于偶放电信号来以使上述偶数位线与上述共源极线相连接的方式驱动；以及奇放电晶体管，响应于奇放电信号来以使上述奇数位线与上述共...

【专利技术属性】
技术研发人员：李钟哲，
申请(专利权)人：东芯半导体有限公司，
类型：发明
国别省市：上海,31