一种三维堆叠的闪存结构及其制备方法技术

本发明专利技术涉及半导体技术领域，尤其涉及一种三维堆叠的闪存结构，包括：基板；支撑板，形成于基板的上表面，由半导体材料制备形成；第一侧面结构；第二侧面结构；第一侧面结构包括上下堆叠的多个第一晶体管控制结构，且相邻的第一晶体管控制结构之间通过第一隔离层相隔离；第二侧面结构包括上下堆叠的多个第二晶体管控制结构，且相邻的第二晶体管控制结构之间通过第二隔离层相隔离；每个第一晶体管控制结构与支撑板组成相连的多个第一晶体管；每个第二晶体管控制结构与支撑板组成相连的多个第二晶体管；能够形成三维堆叠的闪存结构，能够使得晶体管列的布局面积最小化，同时充分扩张晶体管的传送通道的长度，极大提高存储性能。

A three dimensional stacked flash memory structure and its preparation method

The invention relates to the field of semiconductor technology, in particular to a three-dimensional stacked flash memory structure, including: a substrate; a support plate, formed on the upper surface of the substrate, prepared from semiconductor materials; a first side structure; a second side structure; a first side structure comprising a plurality of first transistor control structures stacked up and down; And the adjacent first transistor control structures are separated by the first isolation layer phase isolation; the second side structure comprises a plurality of second transistor control structures stacked up and down, and the adjacent second transistor control structures are separated by the second isolation layer phase isolation; each first transistor control structure is connected with a plurality of support plates. The first transistor; each second transistor control structure consists of a plurality of second transistors connected to the support plate; can form a three-dimensional stacked flash memory structure, can minimize the layout area of the transistor array, while fully expanding the length of the transistor transmission channel, greatly improving storage performance.

【技术实现步骤摘要】
一种三维堆叠的闪存结构及其制备方法
本专利技术涉及半导体
，尤其涉及一种三维堆叠的闪存结构及其制备方法。
技术介绍
Nand闪存芯片是一种非挥发性存储设备。如图1所示，包含多个单元字符串，即晶体管列STG<1>～STG<m>所排列的字符串数组，即晶体管阵列STARR。每个晶体管列STG<1>～STG<m>由对应的位线BL<1>～BL<m>与共同电源线CSL之间串联的漏极选择晶体管DST、多个单元晶体管MC<1>～MC<n>及源极选择晶体管SST组成。此时，漏极选择晶体管DST，多个单元晶体管MC<1>～MC<n>及源极选择晶体管SST分别被附上漏极XDS选择信号，对应的字线WL<1>～WL<n>及源极XSS选择信号形成传送通道。并且为提高Nand闪存芯片的特性，与上述单元晶体管MC相似形态的虚拟晶体管也可以被部署到晶体管列STG<1>～STG<m>的适当位置。此时，上述单元晶体管MC<1>～MC<n>是一种拥有被附上了为形成传送通道信号的控制门CGT与捕捉传送通道电荷的陷阱门TGT的晶体管。本说明中被称为“捕捉型晶体管”。漏极选择晶体管DST与源极选择晶体管SST是只形成被附上了为形成传送通道信号的控制门CGT，无陷阱门的晶体管，也可称为“传送型晶体管”。另一方面，随着Nand闪存芯片不断被整合，在平面上形成传送通道的已有Nand闪存存储设备的单元晶体管MC<1>～MC<n>通道长度会变短。随之，已有Nand闪存芯片会发生短沟道效应，硅基板的泄漏电流，栅诱导漏极泄漏电流，漏端引入的势垒降低，程序干扰，损失的捕捉电荷比增大等现象。同时由于相邻单元晶体管MC<1>～MC<n>之间的干扰，产生阈值电压变化等问题。
技术实现思路
针对上述问题，本专利技术提出了一种三维堆叠的闪存结构，其中，包括：基板，由半导体材料制备形成；支撑板，形成于所述基板的上表面，由半导体材料制备形成；第一侧面结构，形成于所述支撑板的第一侧且与所述支撑板等高；第二侧面结构，形成于所述支撑板背向所述第一侧面结构的第二侧，且与所述支撑板等高；所述第一侧面结构包括上下堆叠的多个第一晶体管控制结构，且相邻的所述第一晶体管控制结构之间通过第一隔离层相隔离；所述第二侧面结构包括上下堆叠的多个第二晶体管控制结构，且相邻的所述第二晶体管控制结构之间通过第二隔离层相隔离；每个所述第一晶体管控制结构与所述支撑板组成相连的多个第一晶体管；每个所述第二晶体管控制结构与所述支撑板组成相连的多个第二晶体管。上述的闪存结构，其中，所述第一晶体管控制结构包括：第一门外缘隔离层；相隔离的第一控制门和第一陷阱门，形成于所述第一门外缘隔离层中；所述第一控制门用于接收外部的第一控制信号，所述第一陷阱门用于在所述第一晶体管导通时俘获电荷。上述的闪存结构，其中，所述第一控制门与所述第一陷阱门通过所述第一门外缘隔离层中的一第二氧化层相隔离。上述的闪存结构，其中，存在所述第二晶体管控制结构与每个所述第一晶体管控制结构关于所述支撑板相对称。上述的闪存结构，其中，所述第一晶体管控制结构由以下组成：第二门外缘隔离层；第二控制门，形成于所述第二门外缘隔离层中，用于接收外部的选通信号。上述的闪存结构，其中，所述第一侧面结构中所述第一晶体管控制结构的数量为2个；所述第二侧面结构中所述第二晶体管控制结构的数量为2个。一种三维堆叠的闪存结构的制备方法，其中，包括：步骤S1，提供一基板预制备层；步骤S2，采用一刻蚀工艺沿一第一方向对所述基板预制备层进行刻蚀并采用绝缘物进行平坦化工艺，以在所述基板预制备层中形成沿所述第一方向延伸且相互间隔分布的多个元件形成区间；步骤S3，刻蚀所述基板预制备层的上表面以在所述基板预制备层中形成沿不同于所述第一方向的一第二方向延伸的多个凹槽，以于每两个所述凹槽之间形成一支撑板，以及形成所述支撑板下方的基板；步骤S4，于每个所述支撑板的第一侧形成上下平行相对且相互隔离的多个第一隔离层，以及所述支撑板的第二侧形成上下平行相对且相互隔离的与所述第一隔离层相同数量的第二隔离层；步骤S5，于所述基板、所述支撑板、所述第一隔离层和所述第二隔离层暴露出的表面依次沉积一第一氧化预制备层、一陷阱电极层、一第二氧化预制备层以及一控制电极层形成一沉积复合层；步骤S6，以所述第一隔离层为掩膜由上向下刻蚀所述沉积复合层，于所述第一侧形成一第一侧面结构，所述第一侧面结构包括上下堆叠的多个第一晶体管控制结构，且相邻的所述第一晶体管控制结构之间通过所述第一隔离层相隔离，以及于所述第二侧形成一第二侧面结构，所述第二侧面结构包括上下堆叠的多个第二晶体管控制结构，且相邻的所述第二晶体管控制结构之间通过第二隔离层相隔离；其中，所述第一晶体管控制结构包括由刻蚀所述第一氧化预制备层制备形成的第一氧化层、由刻蚀所述陷阱电极层制备形成的第一陷阱门、由刻蚀所述第二氧化预制备层制备形成的第二氧化层以及由刻蚀所述控制电极层制备形成的第一控制门；所述第二晶体管控制结构包括由刻蚀所述第一氧化预制备层制备形成的第三氧化层、由刻蚀所述陷阱电极层制备形成的第二陷阱门、由刻蚀所述第二氧化预制备层制备形成的第四氧化层以及由刻蚀所述控制电极层制备形成的第二控制门。上述的制备方法，其中，所述第一方向和所述第二方向垂直。上述的制备方法，其中，所述步骤S5中，沉积的所述第一氧化预制备层和所述第二氧化预制备层的厚度相同；沉积的陷阱电极层与所述控制电极层的厚度相同。上述的制备方法，其中，所述第二氧化预制备层为硅的氧化物。有益效果：本专利技术提出的一种三维堆叠的闪存结构及其制备方法，能够形成三维堆叠的闪存结构，能够使得字符串的布局面积最小化，同时充分扩张晶体管的传送通道的长度，极大提高存储性能。附图说明图1为现有技术中闪存的电路原理图；图2为本专利技术一实施例中三维堆叠的闪存结构的正面剖视图；图3为本专利技术一实施例中三维堆叠的闪存结构的正面剖视图；图4为本专利技术一实施例中三维堆叠的闪存结构等效的晶体管连接示意图；图5为本专利技术一实施例中三维堆叠的闪存结构的制备方法的步骤流程图；图6～11为本专利技术一实施例中三维堆叠的闪存结构的制备方法中各步骤形成的结构示意图。具体实施方式下面结合附图和实施例对本专利技术进行进一步说明。实施例一在一个较佳的实施例中，如图2所示，提出了一种三维堆叠的闪存结构，其中，可以包括：基板100，由半导体材料制备形成；支撑板FBAR，形成于基板100的上表面，由半导体材料制备形成；第一侧面结构PaTa，形成于支撑板FBAR的第一侧且与支撑板FBAR等高；第二侧面结构PaTb，形成于支撑板FBAR背本文档来自技高网...

【技术保护点】
1.一种三维堆叠的闪存结构，其特征在于，包括：基板，由半导体材料制备形成；支撑板，形成于所述基板的上表面，由半导体材料制备形成；第一侧面结构，形成于所述支撑板的第一侧且与所述支撑板等高；第二侧面结构，形成于所述支撑板背向所述第一侧面结构的第二侧，且与所述支撑板等高；所述第一侧面结构包括上下堆叠的多个第一晶体管控制结构，且相邻的所述第一晶体管控制结构之间通过第一隔离层相隔离；所述第二侧面结构包括上下堆叠的多个第二晶体管控制结构，且相邻的所述第二晶体管控制结构之间通过第二隔离层相隔离；每个所述第一晶体管控制结构与所述支撑板组成相连的多个第一晶体管；每个所述第二晶体管控制结构与所述支撑板组成相连的多个第二晶体管；同一个所述支撑板的顶部的所述第一晶体管和所述第二晶体管相连。

【技术特征摘要】
1.一种三维堆叠的闪存结构，其特征在于，包括：基板，由半导体材料制备形成；支撑板，形成于所述基板的上表面，由半导体材料制备形成；第一侧面结构，形成于所述支撑板的第一侧且与所述支撑板等高；第二侧面结构，形成于所述支撑板背向所述第一侧面结构的第二侧，且与所述支撑板等高；所述第一侧面结构包括上下堆叠的多个第一晶体管控制结构，且相邻的所述第一晶体管控制结构之间通过第一隔离层相隔离；所述第二侧面结构包括上下堆叠的多个第二晶体管控制结构，且相邻的所述第二晶体管控制结构之间通过第二隔离层相隔离；每个所述第一晶体管控制结构与所述支撑板组成相连的多个第一晶体管；每个所述第二晶体管控制结构与所述支撑板组成相连的多个第二晶体管；同一个所述支撑板的顶部的所述第一晶体管和所述第二晶体管相连。2.根据权利要求1所述的闪存结构，其特征在于，所述第一晶体管控制结构包括：第一门外缘隔离层；相隔离的第一控制门和第一陷阱门，形成于所述第一门外缘隔离层中；所述第一控制门用于接收外部的第一控制信号，所述第一陷阱门用于在所述第一晶体管导通时俘获电荷。3.根据权利要求2所述的闪存结构，其特征在于，所述第一控制门与所述第一陷阱门通过所述第一门外缘隔离层中的一第二氧化层相隔离。4.根据权利要求2所述的闪存结构，其特征在于，存在所述第二晶体管控制结构与每个所述第一晶体管控制结构关于所述支撑板相对称。5.根据权利要求2所述的闪存结构，其特征在于，所述第一晶体管控制结构由以下组成：第二门外缘隔离层；第二控制门，形成于所述第二门外缘隔离层中，用于接收外部的选通信号。6.根据权利要求1所述的闪存结构，其特征在于，所述第一侧面结构中所述第一晶体管控制结构的数量为2个；所述第二侧面结构中所述第二晶体管控制结构的数量为2个。7.一种具有支撑板的闪存结构的制备方法，其特征在于，包括：步骤S1，提供一基板预制备层；步骤S2，采用一离子注入工艺沿一第一方向对所述支撑板进行注入，以在所述基板预制备层中形成沿...

【专利技术属性】
技术研发人员：金鎭湖，康太京，
申请(专利权)人：东芯半导体有限公司，
类型：发明
国别省市：上海,31