三维半导体存储器件制造技术

一种三维半导体存储器件包括在半导体衬底上的外围逻辑结构。水平半导体层在外围逻辑结构上并包括单元阵列区和连接区。电极结构在水平半导体层上沿第一方向延伸，并在交叉第一方向的第二方向上间隔开。彼此相邻的成对的电极结构对称地设置以限定部分地暴露水平半导体层的接触区。贯通通路结构在接触区上并将电极结构连接到外围逻辑结构。每个电极结构包括在连接区上沿第一方向延伸的多个栅绝缘区。栅绝缘区在第一方向上具有彼此不同的长度。

【技术实现步骤摘要】
三维半导体存储器件
本专利技术构思的示例性实施方式涉及存储器件，更具体地，涉及三维半导体存储器件。
技术介绍
半导体器件可以相对高度地集成，并且可以以相对低的制造成本制造。半导体器件的集成密度可以是决定产品价格的因素。典型的二维或平面半导体器件的集成可以由单位存储单元所占据的面积确定，因而二维或平面半导体器件的集成会受到形成精细图案的技术水平影响。用于提高图案精细度的处理设备会限制二维或平面半导体器件的集成密度。三维半导体存储器件可以具有三维布置的存储单元。
技术实现思路
本专利技术构思的示例性实施方式提供了具有提高的可靠性和集成度的三维半导体存储器件。根据本专利技术构思的一示例性实施方式，一种三维半导体存储器件包括在半导体衬底上的外围逻辑结构。水平半导体层在外围逻辑结构上并包括单元阵列区和连接区。电极结构在水平半导体层上沿第一方向延伸并在交叉第一方向的第二方向上间隔开。彼此相邻的成对的电极结构对称地设置以限定部分地暴露水平半导体层的接触区。贯通通路结构在接触区上并将电极结构连接到外围逻辑结构。每个电极结构包括在连接区上沿第一方向延伸的多个栅绝缘区。栅绝缘区在第一方向上具有彼此不同的长度。根据本专利技术构思的一示例性实施方式，一种三维半导体存储器件包括在半导体衬底上的外围逻辑结构。水平半导体层在外围逻辑结构上并包括单元阵列区和连接区。电极结构在水平半导体层上沿第一方向延伸并在交叉第一方向的第二方向上间隔开。贯通通路结构穿透电极结构和水平半导体层。贯通通路结构将电极结构连接到外围逻辑结构。每个电极结构包括在单元阵列区上沿第一方向延伸并以第一间距彼此间隔开的第一栅绝缘区。每个电极结构包括在连接区上沿第一方向延伸并以小于第一间距的第二间距彼此间隔开的第二栅绝缘区。根据本专利技术构思的一示例性实施方式，一种三维半导体存储器件包括在半导体衬底上的外围逻辑结构。水平半导体层在外围逻辑结构上并包括单元阵列区和连接区。电极结构在水平半导体层上沿第一方向延伸并在交叉第一方向的第二方向上间隔开。每个电极结构包括在单元阵列区上沿第一方向延伸并以第一间距彼此间隔开的第一栅绝缘区。每个电极结构包括与第一栅绝缘区间隔开并在连接区上沿第一方向延伸的第二栅绝缘区。第二栅绝缘区以小于第一间距的第二间距彼此间隔开。栅极开口提供在第二方向上的地选择栅电极之间并且在第一方向上的第一栅绝缘区和第二栅绝缘区之间。地选择栅电极在离水平半导体层相同的水平处在第二方向上彼此间隔开。根据本专利技术构思的一示例性实施方式，一种三维半导体存储器件包括在半导体衬底上的外围逻辑结构。水平半导体层在外围逻辑结构上并包括单元阵列区和连接区。贯通通路结构在连接区上部分地穿透水平半导体层。电极结构在水平半导体层上并沿第一方向延伸。电极结构的一部分在连接区上围绕贯通通路结构。电极结构包括在离水平半导体层彼此相同的水平处在交叉第一方向的第二方向上彼此分开的多个地选择栅电极。每个地选择栅电极在单元阵列区具有第一宽度并在与贯通绝缘图案相邻的区域上具有第二宽度。第二宽度小于第一宽度。根据本专利技术构思的一示例性实施方式，一种三维半导体存储器件包括包含单元阵列区和连接区的半导体衬底。外围逻辑结构设置在半导体衬底上。多个地选择线堆叠在单元阵列区中。地选择线通过第一绝缘层彼此间隔开。多个字线在单元阵列区中堆叠在地选择线上。字线通过第二绝缘层彼此间隔开。所述多个字线形成阶梯结构。竖直结构穿透所述多个字线和所述多个地选择线。竖直结构连接到所述多个地选择线中最下面的地选择线。贯通通路结构在连接区中。贯通通路结构将所述多个地选择线和所述多个字线连接到外围逻辑结构。附图说明通过参照附图详细描述本专利技术构思的示例性实施方式，本专利技术构思的以上和另外的特征将变得更为明显，附图中：图1是根据本专利技术构思的一示例性实施方式的三维半导体存储器件的透视图。图2是根据本专利技术构思的一示例性实施方式的三维半导体存储器件的单元阵列的电路图。图3A和3B是根据本专利技术构思的一示例性实施方式的三维半导体存储器件的俯视图。图4是根据本专利技术构思的一示例性实施方式的三维半导体存储器件的单元阵列结构的俯视图。图5是图4的部分A的放大图。图6是根据本专利技术构思的一示例性实施方式的三维半导体存储器件的剖视图。图7A和7B是图6的部分B的放大图。图8是根据本专利技术构思的一示例性实施方式的电极结构中包括的地选择栅电极的俯视图。图9是根据本专利技术构思的一示例性实施方式的电极结构中包括的单元栅电极的俯视图。图10和11是根据本专利技术构思的一示例性实施方式的三维半导体存储器件的俯视图。图12是根据本专利技术构思的一示例性实施方式的三维半导体存储器件的单元阵列结构的俯视图。图13是图12的部分A的放大图。图14是根据本专利技术构思的一示例性实施方式的电极结构中包括的地选择栅电极的俯视图。图15是根据本专利技术构思的一示例性实施方式的电极结构中包括的单元栅电极的俯视图。图16是根据本专利技术构思的一示例性实施方式的三维半导体存储器件的俯视图。图17A、18A、19A、20A、21和22是根据本专利技术构思的一示例性实施方式的制造三维半导体存储器件的方法的剖视图。图17B、18B、19B、20B、17C、18C、19C和20C是根据本专利技术构思的一示例性实施方式的制造三维半导体存储器件的方法的俯视图。具体实施方式本专利技术构思的示例性实施方式将在下面参照附图被更详细地描述。同样的附图标记在整个说明书和附图中可以指同样的元件。图1是根据本专利技术构思的一示例性实施方式的三维半导体存储器件的透视图。参照图1，根据本专利技术构思的一示例性实施方式的三维半导体存储器件可以包括外围逻辑结构PS和堆叠在外围逻辑结构PS上的单元阵列结构CS。例如，当在俯视图中(例如，沿着与第一方向D1和第二方向D2正交的第三方向D3)看时，外围逻辑结构PS和单元阵列结构CS可以彼此重叠。第一方向D1和第二方向D2可以彼此垂直。在本专利技术构思的一示例性实施方式中，外围逻辑结构PS可以包括控制三维半导体存储器件的单元阵列的页缓冲器、控制电路及行解码器和列解码器。单元阵列结构CS可以包括多个存储块BLK1至BLKn，该多个存储块BLK1至BLKn的每个可以是数据擦除单元。存储块BLK1至BLKn的每个可以包括具有三维结构的存储单元阵列。存储块BLK1至BLKn的每个可以包括具有竖直结构的存储单元阵列。存储单元阵列可以包括三维布置的存储单元以及电连接到存储单元的多个字线和位线。作为一示例，具有三维结构的存储单元阵列将在下面参照附图被更详细地讨论。图2是根据本专利技术构思的一示例性实施方式的三维半导体存储器件的单元阵列的电路图。参照图2，根据本专利技术构思的一示例性实施方式的三维半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL0至BL2、以及设置在公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。单元串CSTR可以沿第三方向D3(例如，沿着从第一方向D1和第二方向D2伸长的面)延伸。位线BL0至BL2可以在第一方向D1上彼此间隔开，并且可以沿第二方向D2延伸。多个单元串CSTR可以并联连接到位线BL0至BL2的每个。多个单元串CSTR可以共同连接到公共源极线CSL。多个单元串CSTR可以设置在多个位线BL0至BL2与一个公共源极线CS本文档来自技高网...

【技术保护点】
1.一种三维半导体存储器件，包括：外围逻辑结构，在半导体衬底上；水平半导体层，在所述外围逻辑结构上并且包括单元阵列区和连接区；电极结构，在所述水平半导体层上沿第一方向延伸，并且在交叉所述第一方向的第二方向上间隔开，彼此相邻的成对的所述电极结构对称地设置以限定接触区，所述接触区部分地暴露所述水平半导体层；以及贯通通路结构，在所述接触区上并且将所述电极结构连接到所述外围逻辑结构，其中所述电极结构的每个包括在所述连接区上沿所述第一方向延伸的多个栅绝缘区，所述栅绝缘区在所述第一方向上具有彼此不同的长度。

【技术特征摘要】
2017.11.07 KR 10-2017-01475221.一种三维半导体存储器件，包括：外围逻辑结构，在半导体衬底上；水平半导体层，在所述外围逻辑结构上并且包括单元阵列区和连接区；电极结构，在所述水平半导体层上沿第一方向延伸，并且在交叉所述第一方向的第二方向上间隔开，彼此相邻的成对的所述电极结构对称地设置以限定接触区，所述接触区部分地暴露所述水平半导体层；以及贯通通路结构，在所述接触区上并且将所述电极结构连接到所述外围逻辑结构，其中所述电极结构的每个包括在所述连接区上沿所述第一方向延伸的多个栅绝缘区，所述栅绝缘区在所述第一方向上具有彼此不同的长度。2.根据权利要求1所述的三维半导体存储器件，其中所述栅绝缘区的部分沿所述第二方向延伸并且围绕所述贯通通路结构的至少一部分。3.根据权利要求1所述的三维半导体存储器件，其中所述栅绝缘区沿彼此平行的路径延伸。4.根据权利要求1所述的三维半导体存储器件，其中所述电极结构的每个具有第一部分和第二部分，所述第一部分具有第一宽度，所述第二部分具有小于所述第一宽度的第二宽度，其中所述电极结构的所述第一部分在所述第一方向上与所述贯通通路结构相邻，所述电极结构的所述第二部分在所述第二方向上与所述贯通通路结构相邻。5.根据权利要求1所述的三维半导体存储器件，其中所述电极结构的每个还包括：多个地选择线，在离所述水平半导体层彼此相同的水平处在所述第二方向上彼此间隔开；以及多个字线，竖直地堆叠在所述多个地选择线上，其中当在俯视图中看时，所述字线的每个重叠所述多个地选择线。6.根据权利要求1所述的三维半导体存储器件，其中所述贯通通路结构包括：贯通绝缘图案，沿垂直于所述水平半导体层的顶表面的第三方向延伸并且穿透所述水平半导体层；贯通插塞，穿透所述贯通绝缘图案并且连接到所述外围逻辑结构；接触插塞，连接到所述电极结构；以及导电线，将所述贯通插塞连接到所述接触插塞。7.一种三维半导体存储器件，包括：外围逻辑结构，在半导体衬底上；水平半导体层，在所述外围逻辑结构上并且包括单元阵列区和连接区；电极结构，在所述水平半导体层上沿第一方向延伸，并且在交叉所述第一方向的第二方向上间隔开；以及贯通通路结构，穿透所述电极结构和所述水平半导体层，所述贯通通路结构将所述电极结构连接到所述外围逻辑结构，其中所述电极结构的每个包括：第一栅绝缘区，在所述单元阵列区上沿所述第一方向延伸，并且以第一间距彼此间隔开；以及第二栅绝缘区，在所述连接区上沿所述第一方向延伸，并且以小于所述第一间距的第二间距彼此间隔开。8.根据权利要求7所述的三维半导体存储器件，其中所述第二栅绝缘区的部分沿所述第二方向延伸并且围绕所述贯通通路结构的至少一部分。9.根据权利要求7所述的三维半导体存储器件，其中所述电极结构的每个具有第一部分和第二部分，所述第一部分具有第一宽度，所述第二部分具有小于所述第一宽度的第二宽度，以及当在俯视图中看时，所述贯通通路结构设置在所述电极结构的所述第二部分之间。10.根据权利要求7所述的三维半导体存储器件，其中所述第二栅绝缘区在所述第一方向上与所述第一栅绝缘区间隔开，以及其中所述电极结构的每个还包括：多个地选择栅电极，在离所述水平半导体层相同的水平处在所述第二方向上彼此间隔开；以及栅极开口，提供在所述地选择栅电极中的在所述第二方向上的相邻的地选择栅电极之间并且在所述第一方向上的所述第一栅绝缘区和所述第二栅绝缘区之间。11.根据权利要求7所述的三维半导体存储器件，其中所述电极结构的每个的所述第二栅绝缘区在所述第一方向上具有彼此不同的长度。12.根据权利要求7所述的三维半导体存储器件，其中所述电极结构的每个还包括：多个地选择线，在离所述水平半导体层相同的水平处在所述第二方向上彼此间隔开；以及多个字线，竖直地堆叠在所述多个地选择线上，其中当在俯视图中看时，所述字线的每个重叠所述多个地选择线。13.根据权利要求12所述的三维半导体存储器件，其中所述字线的每个包括：电极部分，在所述单元阵列区上沿所述第一方向延伸并且具有第一宽度；第一垫部分，在所述连接区上沿所述第一方向延伸并且具有小于所述第一宽度的第二宽度；第二垫部分，沿所述第二方向延伸并且连接到所述电极部分和所述第一垫部分；以及电极连接部分，沿所述第二方向延伸并且将所述电极部分彼此连接。14.根据权利要求...

【专利技术属性】
技术研发人员：金森宏治，姜书求，孙荣晥，曹权纯，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR