3D存储器件制造技术

公开了一种3D存储器件包括：核心区域，所述核心区域具有沟道孔；辅助区域，所述辅助区域包括虚拟孔和/或沟槽；所述3D存储器件沿垂直于所述3D存储器件表面方向的底层为衬底，其中，所述沟道孔的底部具有外延层，所述虚拟孔和/或沟槽的底部具有氧化物层。本实用新型专利技术实施例在辅助区域的虚拟孔和/或沟槽内形成氧化物层，在核心区域的沟道孔内形成外延层，解决形成外延层带来的外延层不均匀以及电流泄漏等问题。

3D Memory Device

【技术实现步骤摘要】
3D存储器件
本技术涉及存储器
，特别涉及3D存储器件。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。3D存储器件包括形成存储单元的核心区域和形成外围结构的辅助区域。在3D存储器件，例如3DNAND闪存中，需要再核心区域的沟道孔底部形成外延层。在这过程中，在一些辅助区域，例如台阶区域(StairStep，SS)的虚拟孔(DummyHole)和贯穿阵列接触(ThroughArrayContact，TAC)区屏障(barrier)中的沟槽(Trench)底部也是开放的，因此会一并在例如虚拟孔(DummyHole)和沟槽底部形成外延层。在虚拟孔以及TAC屏障处的沟槽与沟道孔的直径以及高度不同，导致外延层不均匀以及电流泄漏等问题。
技术实现思路
鉴于上述问题，本技术的目的在于提供一种3D存储器件，可以解决由于在辅助区域形成外延层带来的外延层不均匀以及电流泄漏等问题。根据本技术的一方面，提供一种3D存储器件，包括：核心区域，所述核心区域具有沟道孔；辅助区域，所述辅助区域包括虚拟孔和/或沟槽；所述3D存储器件沿垂直于所述3D存储器件表面方向的底层为衬底，其中，所述沟道孔的底部具有外延层，所述虚拟孔和/或沟槽的底部具有氧化物层。优选地，所述辅助区域包括台阶区域和贯穿阵列接触区域，所述台阶区域中具有所述虚拟孔，所述贯穿阵列接触区域中具有所述沟槽。优选地，所述沟道孔、虚拟孔以及沟槽内均具有阻挡绝缘层-电荷俘获层-隧穿绝缘层-沟道层-介电质层结构。优选地，在所述虚拟孔以及所述沟槽的底部形成氧化物层时，所述沟道孔是封闭的。优选地，在所述沟道孔的底部形成外延层时，所述虚拟孔以及所述沟槽是封闭的。优选地，所述沟道孔延伸至所述半导体结构的底层衬底，并在所述半导体结构的衬底中形成一定深度的第一凹槽。优选地，所述外延层形成于所述第一凹槽内。优选地，所述虚拟孔以及所述沟槽延伸至所述半导体结构的底层衬底，并在所述半导体结构的衬底中形成一定深度的第二凹槽。优选地，所述氧化物层形成于第二凹槽内。优选地，所述核心区域包括叠层结构，所述叠层结构包括交替堆叠的多个层间绝缘层和多个牺牲层。本技术提供的3D存储器件，在辅助区域的虚拟孔和/或沟槽内形成氧化物层，在核心区域的沟道孔内形成外延层，解决由于在辅助区域形成外延层带来的外延层不均匀以及电流泄漏等问题。进一步地，通过同一掩膜层先在虚拟孔和/沟槽内形成氧化物层，再在沟道孔内形成外延层，简化了工艺难度。进一步地，通过同一掩膜层先在沟道孔内形成外延层，再在虚拟孔和/沟槽内形成氧化物层，简化了工艺难度。附图说明通过以下参照附图对本技术实施例的描述，本技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1示出了根据本技术第一实施例的3D存储器件的制造方法的流程图；图2A-图2L示出了根据本技术第一实施例的3D存储器件的制造方法各个阶段的截面图；图3示出了根据本技术另一实施例的3D存储器件的制造方法的流程图；图4A-图4L示出了根据本技术第一实施例的3D存储器件的制造方法各个阶段的截面图。具体实施方式以下将参照附图更详细地描述本技术的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。下面结合附图和实施例，对本技术的具体实施方式作进一步详细描述。本技术中描述的“上方”，是指位于基板平面的上方，可以是指材料之间的直接接触，也可以是间隔设置。图1示出了根据本技术第一实施例的3D存储器件的制造方法的流程图。图2A-图2L示出了根据本技术第一实施例的3D存储器件的制造方法各个阶段的截面图。在步骤S102中，提供半导体结构。此半导体结构是将被用于后续制程以最终形成3D存储器件的结构的至少一部分。半导体结构可包括核心区域和辅助区域，其中，核心区域是包括存储单元的区域，辅助区域是包括外围结构的区域。在图2A所示的半导体结构的截面图中，半导体结构200a包括核心区域210、台阶区域220和贯穿阵列接触(TAC)区域230。核心区域210用于形成存储阵列，台阶区域220用于形成互连，TAC区域230用于形成贯穿阵列阻隔结构(ThroughArrayBarrier，TAB)。需要指出的是，核心区域210、台阶区域220和TAC区域230在图中的布局并不必然表示这些区在实际的3D存储器件中的位置。核心区域210、台阶区域220和TAC区域230可具有共同的衬底201。衬底201的材料例如为硅。在衬底201上设有叠层结构240以及绝缘结构250，叠层结构240覆盖核心区210，绝缘结构250覆盖台阶区域220和TAC区域230。所述绝缘结构250例如由氧化硅组成。叠层结构240包括交替堆叠的多个层间绝缘层241和多个牺牲层242，牺牲层242将替换成导体层。在本实施例中，层间绝缘层241例如由氧化硅组成，牺牲层242例如由氮化硅组成，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底201上交替沉积金属间介电质层(如：氧化硅等)和金属替代牺牲层(如：氮化硅等)。在叠层结构240和所述绝缘结构250上还设有介质层260和第一硬掩膜层270。介质层260例如由氧化硅组成，第一硬掩膜层270例如由氮化硅组成。尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如衬底201的材料还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。在步骤S104中，刻蚀所述半导体结构以在核心区域形成沟道孔，在辅助区域形成虚拟孔和/或沟槽。在此，通过同一道光刻制程在半导体结构的核心区域以及辅助区域分布形成沟道孔、虚拟孔以及沟槽。当辅助区域包括台阶区域220时，可形成虚拟孔。当辅助区域包括TAC区域230时，可形成沟槽。当辅助区域包含台阶区域220和TAC区域230时，可同时形成虚拟孔和沟槽。在此步骤中，光刻的过程可以是各种已知的合适步骤。例如，生长硬掩膜层，覆盖光阻层后进行曝光，然后进行刻蚀、清洗等。在图2B所示例的半导体结构的截面图中，半导体结构200b的核心区域210中具有多个沟道孔211。每个沟道孔211贯穿第一硬掩模层270、介质层260和叠层结构240，到达衬底201，形成一定深度的第一凹槽。台阶区域220中具有多个虚拟孔221；TAC区域230中具有多个沟槽231。每个虚拟孔221以及沟槽231贯穿第一硬掩模层270、介质层260和绝缘结构250，到达衬底201，形成一定深度的第二凹槽。在步骤S106中，在所述半导体结构上形成封闭层以封闭所述沟道孔、所述虚拟孔和/或沟槽。在本实施例中，在所述半导体结构上以高速率沉积封闭材料以形成封闭层280，所述封闭层280封闭所述沟本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括：核心区域，所述核心区域具有沟道孔；辅助区域，所述辅助区域包括虚拟孔和/或沟槽；所述3D存储器件沿垂直于所述3D存储器件表面方向的底层为衬底，其中，所述沟道孔的底部具有外延层，所述虚拟孔和/或沟槽的底部具有氧化物层。

【技术特征摘要】
1.一种3D存储器件，包括：核心区域，所述核心区域具有沟道孔；辅助区域，所述辅助区域包括虚拟孔和/或沟槽；所述3D存储器件沿垂直于所述3D存储器件表面方向的底层为衬底，其中，所述沟道孔的底部具有外延层，所述虚拟孔和/或沟槽的底部具有氧化物层。2.根据权利要求1所述的3D存储器件，其中，所述辅助区域包括台阶区域和贯穿阵列接触区域，所述台阶区域中具有所述虚拟孔，所述贯穿阵列接触区域中具有所述沟槽。3.根据权利要求1所述的3D存储器件，其中，所述沟道孔、虚拟孔以及沟槽内均具有阻挡绝缘层-电荷俘获层-隧穿绝缘层-沟道层-介电质层结构。4.根据权利要求1所述的3D存储器件，其中，在所述虚拟孔以及所述沟槽的底部形成氧化物层时，所述...

【专利技术属性】
技术研发人员：肖莉红，
申请(专利权)人：长江存储科技有限责任公司，
类型：新型
国别省市：湖北,42