半导体封装及其制作方法技术

本发明专利技术实施例涉及一种半导体封装及其制作方法。半导体封装包含：互连结构，其具有第一表面及与所述第一表面相对的第二表面；至少一个光学芯片，其在所述互连结构的所述第一表面上方且电耦合到所述互连结构；绝缘层，其接触所述互连结构的所述第二表面；及模塑料，其在所述互连结构的所述第一表面上方。所述绝缘层包含面向所述互连结构的所述第二表面的第三表面及与所述第三表面相对的第四表面。通过所述模塑料覆盖所述光学芯片的至少一边缘。

【技术实现步骤摘要】
半导体封装及其制作方法
本专利技术实施例涉及半导体封装及其制作方法。
技术介绍
先进电子技术的需求需要使电子产品更轻、更薄、更快且更智能，同时使其更友好、强大、可靠、稳健及便宜。因此，电子封装的趋势是开发高度集成的封装结构。多芯片模块(MCM)封装可集成具有不同功能的芯片，例如微处理器、存储器、逻辑元件、光学IC及电容器，且取代将个别封装放置于一个电路板上的现有技术。因此，减小封装大小且改进存储器装置的可靠性。
技术实现思路
根据本专利技术的一实施例，一种半导体封装包括：互连结构，其包括第一表面及与所述第一表面相对的第二表面；至少一个光学芯片，其在所述互连结构的所述第一表面上方且电耦合到所述互连结构；绝缘层，其接触所述互连结构的所述第二表面，其中所述绝缘层包括面向所述互连结构的所述第二表面的第三表面及与所述第三表面相对的第四表面；及模塑料，其在所述互连结构的所述第一表面上方，其中通过所述模塑料覆盖所述光学芯片的至少一边缘。根据本专利技术的一实施例，一种半导体封装包括：互连结构，其包括第一表面及与所述第一表面相对的第二表面；绝缘层，其接触所述互连结构的所述第二表面，其中所述绝缘层包括面向所述互连结构的所述第二表面的第三表面及与所述第三表面相对的第四表面；及至少一个光学芯片，其在所述绝缘层的所述第四表面上方且电耦合到所述互连结构；及模塑料，其在所述互连结构的所述第一表面上方。根据本专利技术的一实施例，一种用于制作半导体封装的方法包括：提供包括第一侧及与所述第一侧相对的第二侧的衬底，所述衬底包括所述第一侧处的至少一个绝缘层及所述绝缘层上方的互连结构；从所述第二侧薄化所述衬底；在所述衬底上方放置至少一个光学芯片；在所述互连结构上方放置模塑料；及在所述第二侧处所述衬底上方形成多个导电层，其中所述导电层电耦合到所述互连结构。附图说明当结合附图阅读时，从以下实施方式更好理解本揭露实施例的方面。应注意，根据行业中的标准实践，各种构件不按比例绘制。实际上，为清晰论述，各种构件的尺寸可任意增大或减小。图1是表示根据本揭露的一些实施例的用于制作半导体封装的方法的流程图。图2是表示根据本揭露的一些实施例的用于制作半导体封装的方法的流程图。图3是表示根据本揭露的一些实施例的用于制作半导体封装的方法的流程图。图4A到4M绘示在一或多个实施例中根据本揭露实施例的方面构建的各种制作阶段的半导体封装的剖面图。图5是在一些实施例中根据本揭露实施例的其它方面的半导体封装的剖面图。图6A到6B绘示在一或多个实施例中根据本揭露实施例的方面构建的各种制作阶段的半导体封装的剖面图。图7是在一些实施例中根据本揭露实施例的其它方面的半导体封装的剖面图。图8是在一些实施例中根据本揭露实施例的其它方面的半导体封装的剖面图。图9A到9G绘示在一或多个实施例中根据本揭露实施例的方面构建的各种制作阶段的半导体封装的剖面图。具体实施方式下列揭露提供用于实施所提供主题的不同构件的许多不同实施例或实例。在下文描述元件及布置的特定实例以简化本揭露实施例。当然，这些仅为实例且并不打算为限制性的。例如，在以下描述中，第一构件形成在第二构件上方或上可包含其中第一构件及第二构件经形成直接接触的实施例，且还可包含其中额外构件可形成于第一构件与第二构件之间使得第一构件及第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。这种重复用于简单及清楚的目的，且本身并不指示所论述的各种实施例及/或配置之间的关系。此外，为便于描述，例如“在…下方”、“在…下”、“下”、“在…上方”、“上”、“在…上”及类似物的空间相对术语可在本文中用于易于描述一个元件或构件与图中绘示的另一(些)元件或构件的关系。除图中描绘的定向外，空间相对术语还打算涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或呈其它定向)且因此同样可解释本文中使用的空间相对描述符。如在本文中使用，例如“第一”、“第二”及“第三”的术语描述各种元件、组件、区域、层及/或区段，但这些元件、组件、区域、层及/或区段不应受限于这些术语。这些术语仅可用于区分一个元件、组件、区域、层或区段与另一元件、组件、区域、层或区段。例如“第一”、“第二”及“第三”的术语在本文中使用时并不暗示序列或顺序，除非由背景内容明确指示。如在本文中使用，术语“大约”、“实质上”、“实质”及“约”用于描述及说明小变化。当结合一事件或状况使用时，所述术语可指其中确切地发生所述事件或状况的情况以及其中非常近似地发生所述事件或状况的情况。例如，当结合一数值使用时，所述术语可指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。例如，如果两个数值之间的差小于或等于所述值的平均值的±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％，那么所述值可被视为“实质上”相同或相等。例如，“实质上”平行可是指相对于0°小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。例如，“实质上”垂直可指相对于90°小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。还可包含其它构件及工艺。例如，可包含测试结构以协助3D封装或3DIC装置的验证测试。测试结构可包含例如形成于重布层中或衬底上的测试垫，其允许测试3D封装或3DIC、使用探针及/或探针卡及类似物。可对中间结构以及最终结构执行验证测试。另外，本文中公开的结构及方法可结合并入已知良好裸片的中间验证的测试方法使用以增大良率且降低成本。在一个实施例中，硅光子收发器包含光电子收发器及光源，其能够将光学信号垂直传送到光子台的表面及从光子台的表面垂直传送光学信号，光子台通常包含互连结构、硅插入器及形成于插入器中的贯穿衬底通路(本文中称为TSV)。如在所属领域中已知，TSV(在硅衬底/晶片的情况中，其还通常被称为贯穿硅通路)是从一个侧延伸块体硅插入器的整个厚度到另一侧的垂直电连接。然而，包含TSV的硅插入器经受高成本及较低处理能力，因为制作具有TSV的插入器是一复杂工艺。此外，硅光子收发器经受因长TSV信号路径所致的电损耗。另外，光学损耗作为易于传播到插入器的底部处的块体硅中的光而存在。此外，发现例如激光芯片、耦合器及光纤的光学元件全部安装于封装的模塑料上。因此，需要嵌入模塑料中的硅间隔件，借此允许光通过。因此，封装可经受因这种布置所致的增大光学路径。更重要的是，光子封装并非平面封装，其较不适于后续制作操作。现将参考附图描述本揭露实施例的一或多个实施方案，其中相同参考数字用于指贯穿全文的相同元件，且其中所绘示结构不必按比例绘制。如在本文中使用，术语“裸片”及“芯片”贯穿本文档来自技高网...

【技术保护点】
1.一种半导体封装，其包括：互连结构，其包括第一表面及与所述第一表面相对的第二表面；至少一个光学芯片，其在所述互连结构的所述第一表面上方且电耦合到所述互连结构；绝缘层，其接触所述互连结构的所述第二表面，其中所述绝缘层包括面向所述互连结构的所述第二表面的第三表面及与所述第三表面相对的第四表面；及模塑料，其在所述互连结构的所述第一表面上方，其中通过所述模塑料覆盖所述光学芯片的至少一边缘。

【技术特征摘要】
2017.10.27 US 15/796,0911.一种半导体封装，其包括：互连结构，其包括第一表面及与所述第一表面相对的第二表面；至少一个光学芯片，其在所述互连结构的所述第一表面上方且电耦合...

【专利技术属性】
技术研发人员：王垂堂，张智杰，廖佑广，夏兴国，张智援，谢政宪，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71