在3D存储器的读取恢复阶段期间减少热电子注入类型的读取干扰制造技术

本发明专利技术公开了一种存储器设备和相关联的技术，用于在所有电压信号斜降到稳态电压时，在感测操作的最后阶段期间减少存储器单元的读取干扰。在一个方面，在剩余字线的电压斜降之后，进行源极侧字线WL0和相邻虚设字线WLDS1的电压斜降。无论WL0是否为编程或读取的选定字线，都会发生这种情况。该技术可以在读取操作或编程‑验证操作中发生的该感测之后应用。另一种选项涉及提升选定字线的电压，使得所有字线从相同的电平斜降，诸如读取通过电平。当存储器设备包括位于外延硅与多晶硅之间的沟道中的接口时，该技术特别有用。

Reducing read interference of hot electron injection type during read recovery phase of 3D memory

【技术实现步骤摘要】
【国外来华专利技术】在3D存储器的读取恢复阶段期间减少热电子注入类型的读取干扰
技术介绍
本技术涉及存储器设备的操作。半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。电荷存储材料(诸如浮栅)或电荷俘获材料可用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠的存储器结构中，或被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠体。存储器设备包括存储器单元，这些存储器单元可被布置成串，例如，其中选择栅极晶体管设置在串的末端以选择性地将串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。附图说明图1是示例存储器设备的框图。图2是示例存储器设备100的框图，描绘了控制器122的附加细节。图3是存储器设备600的透视图，该存储器设备包括图1的存储器结构126的示例3D配置中的一组块。图4描绘了图3的块中的一个块的一部分的示例剖视图。图5描绘了示例晶体管590。图6A描绘了图4的堆叠体的区622的近距离视图。图6B描绘了图4的堆叠体的区623的近距离视图。图7描绘了3D配置中的子块中的NAND串的示例视图，与图4一致。图8描绘了图7的子块SB0-SB3的附加细节。图9描绘了用于在减少读取干扰时执行感测操作的示例过程。图10描绘了用于在减少读取干扰时执行编程操作的示例过程，与图9一致。图11描绘了用于在减少读取干扰时执行读取操作的示例过程，与图9一致。图12A描绘了在编程操作之后连接到字线的一组存储器单元的示例阈值电压(Vth)分布，其中使用了四个数据状态。图12B描绘了在编程操作之后连接到字线的一组存储器单元的示例Vth分布，其中使用了八个数据状态。图13A描绘了编程操作中的一组编程电压，与图10一致。图13B描绘了编程操作中的一组验证电压，与图13A一致。图13C描绘了编程操作中的一组读取通过电压，与图13A和图13B一致。图14A至图14H描绘了编程操作和读取操作中的波形，与图10和图11一致。图14A描绘了编程操作中的选定字线的示例波形1400，示出了当WL0不是选定字线时的早期斜降。图14B描绘了编程操作中的选定字线的示例波形1410，示出了当WL0是选定字线时的较晚期斜降。图14C描绘了读取操作中的选定字线的示例波形1420，示出了当WL0不是选定字线时的早期斜降。图14D描绘了读取操作中的选定字线的示例波形1430，示出了当WL0是选定字线时的晚期斜降。图14E描绘了虚设字线或未选定数据字线的波形1440，示出了早期斜降(部分1440a)或晚期斜降(部分1440b)。图14F描绘了SGS和SGD选择栅极晶体管的波形1450。图14G描绘了位线的波形1460。图14H描绘了源极线的波形1470。图14I描绘了示出哪些字线具有早期斜降或晚期斜降的表。图14J描绘了解释图14A至图14E的曲线图的表。图15A描绘了沟道电压与存储器串位置的曲线图，其中字线电压处于V读取通过，与图14A至14H中的t9或t11一致。图15B描绘了沟道电压与存储器串位置的曲线图，其中字线电压并发斜降，与图14A至图14H中的t9-t10或t11-t12一致。图15C描绘了在图15B之后的下一时刻的沟道电压与存储器串位置的曲线图。图15D描绘了沟道电压与存储器串位置的曲线图，其中WL0和WLDS1在剩余字线电压斜降之后斜降。图16A至图16H描绘了Vth分布的曲线图，其中垂直轴是多个单元的对数标度，并且水平轴是Vth。图16A描绘了WL0的单元的读取应力之前的Vth分布1600b、WL0的单元的读取应力之后的Vth分布1600c、以及WLDS0的未编程单元的Vth分布1600a。图16B描绘了WL0的单元的读取应力之前的Vth分布1610b、WL0的单元的读取应力之后的Vth分布1610c、以及WLDS0的编程单元的Vth分布1610a。图16C描绘了WL2的单元的读取应力之前的Vth分布1620b、WL2的单元的读取应力之后的Vth分布1620c、以及WL0的C状态编程单元的Vth分布1620a，其中WLDS0的单元也如图16B中那样编程。图16D描绘了WL2的单元的读取应力之前的Vth分布1630b、WL2的单元的读取应力之后的Vth分布1630c、以及WL0的F状态编程单元的Vth分布1630a，其中WLDS0的单元也如图16B中那样编程。图16E描绘了WL2的单元的读取应力之前的Vth分布1640b、WL2的单元的读取应力之后的Vth分布1640c、以及WLDS1的编程单元的Vth分布1640a，其中WLDS0的单元也如图16B中那样编程。图16F描绘了WL2的单元的读取应力之前的Vth分布1650b、WL2的单元的读取应力之后的Vth分布1650c、以及WL0的C状态编程单元的Vth分布1650a，其中WLDS0的单元未被编程，如图16A所示。图16G描绘了WL2的单元的读取应力之前的Vth分布1660b、WL2的单元的读取应力之后的Vth分布1660c、以及WL0的E状态编程单元的Vth分布1660a，其中WLDS0的单元未被编程，如图16A所示。图16H描绘了WL2的单元的读取应力之前的Vth分布1670b、WL2的单元的读取应力之后的Vth分布1670c、以及WL0的F状态编程单元的Vth分布1670a，其中WLDS0的单元未被编程，如图16A所示。图17描绘了在各种情况下的Vth分布。图18描绘了图1的列控制电路中的感测块51的示例框图。图19描绘了图1的列控制电路中的感测块51的另一个示例框图。图20描绘了用于向存储器单元的块提供电压的示例电路。具体实施方式本专利技术描述了用于减少存储器设备中的读取干扰的装置和技术。在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括多个存储器单元，该多个存储器单元串联连接在连接到位线的NAND串的漏极侧上的一个或多个漏极侧SG晶体管(SGD晶体管)与连接到源极线的NAND串的源极侧上的一个或多个源极侧SG晶体管(SGS晶体管)之间。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以以其他类型的串连接，并且也可以以其他方式连接。在3D存储器结构中，存储器单元可被布置以堆叠体的垂直串，其中该堆叠体包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。虚设字线连接到虚设存储器单元。可以在一串存储器单元的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方法中，在对下一个字线进行编程之前完成对每个字线的编程。例如，使用一个或多个编程传输对第一字线WL0进行编程，直到编程完本文档来自技高网...

【技术保护点】
1.一种装置，包括：多个串(NS1,NS2,700n,710n,720n和730n)，所述多个串在堆叠体(610)中垂直地延伸，每个串包括源极端(613)、位于所述源极端处的源极侧选择栅极晶体管(701,721,741,761)、漏极端(615)、与源极侧数据存储器单元(704,724,744,764)相邻的虚设存储器单元(703,723,743,763)、以及位于所述源极侧数据存储器单元与所述漏极端之间的多个非源极侧数据存储器单元(705‑714,725‑734,745‑754,765‑774)；虚设字线(WLDS1)，所述虚设字线连接到所述虚设存储器单元；多个数据字线(WLL0‑WLL10)，所述多个数据字线包括连接到所述源极侧数据存储器单元的源极侧数据字线(WLL0)以及连接到所述非源极侧数据存储器单元的非源极侧数据字线(WLL1‑WLL10)；和控制电路(110,122)，所述控制电路被配置为将控制栅极读取电平(VvA,VvB,VcC,VrA,VrB,VrC)处的电压施加到所述多个数据字线中的选定数据字线，同时感测连接到所述选定数据字线的存储器单元，并且同时将读取通过电平(V读取通过)处的电压施加到所述多个数据字线中的未选定数据字线，随后将所述非源极侧数据字线的电压斜降到稳态电压，随后在将所述非源极侧数据字线的所述电压斜降到所述稳态电压之后，将所述源极侧数据字线的电压和所述虚设字线的所述电压斜降到所述稳态电压。...

【技术特征摘要】
【国外来华专利技术】2016.12.19 US 15/383,8521.一种装置，包括：多个串(NS1,NS2,700n,710n,720n和730n)，所述多个串在堆叠体(610)中垂直地延伸，每个串包括源极端(613)、位于所述源极端处的源极侧选择栅极晶体管(701,721,741,761)、漏极端(615)、与源极侧数据存储器单元(704,724,744,764)相邻的虚设存储器单元(703,723,743,763)、以及位于所述源极侧数据存储器单元与所述漏极端之间的多个非源极侧数据存储器单元(705-714,725-734,745-754,765-774)；虚设字线(WLDS1)，所述虚设字线连接到所述虚设存储器单元；多个数据字线(WLL0-WLL10)，所述多个数据字线包括连接到所述源极侧数据存储器单元的源极侧数据字线(WLL0)以及连接到所述非源极侧数据存储器单元的非源极侧数据字线(WLL1-WLL10)；和控制电路(110,122)，所述控制电路被配置为将控制栅极读取电平(VvA,VvB,VcC,VrA,VrB,VrC)处的电压施加到所述多个数据字线中的选定数据字线，同时感测连接到所述选定数据字线的存储器单元，并且同时将读取通过电平(V读取通过)处的电压施加到所述多个数据字线中的未选定数据字线，随后将所述非源极侧数据字线的电压斜降到稳态电压，随后在将所述非源极侧数据字线的所述电压斜降到所述稳态电压之后，将所述源极侧数据字线的电压和所述虚设字线的所述电压斜降到所述稳态电压。2.根据权利要求1所述的装置，其中：所述选定数据字线是所述源极侧数据字线。3.根据权利要求2所述的装置，其中：所述控制电路被配置为在所述感测之后将所述源极侧数据字线的所述电压从所述控制栅极读取电平增加到所述读取通过电平，并且从所述读取通过电平斜降所述源极侧数据字线的所述电压。4.根据权利要求1所述的装置，其中：所述选定数据字线是所述非源极侧数据字线中的一个非源极侧数据字线。5.根据权利要求1至4中任一项所述的装置，还包括：附加虚设存储器单元(702,722,742,762)，所述附加虚设存储器单元在每个串中位于所述源极端与所述虚设存储器单元之间；和附加虚设字线(WLDS0)，所述附加虚设字线连接到所述附加虚设存储器单元，其中所述控制电路被配置为从所述读取通过电平斜降所述附加虚设字线的电压，并发地进行所述源极侧数据字线的所述电压的斜降。6.根据权利要求1至5中任一项所述的装置，其中：每个串包括沟道材料；并且对于每个串，所述沟道材料包括位于所述虚设存储器单元与所述源极侧选择栅极晶体管之间的外延硅(665a)与多晶硅(665b)之间的接口(665i)。7.根据权利要求1至6中任一项所述的装置，其中：所述非源极侧数据字的所述电压的斜降和所述源极侧数据字线的所述电压的斜降是从所述读取通过电平到0V的。8.根据...

【专利技术属性】
技术研发人员：陈宏燕，卢景煌，赵伟，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国,US