具有读阈值机制的存储系统及其操作方法技术方案

一种存储系统，包括：控制处理器，被配置为：读取用户数据；从所述用户数据生成比特翻转阵列，包括限制阈值偏移范围，以及从所述比特翻转阵列选择最佳读阈值集合；以及非易失性存储器阵列，耦连至所述控制处理器，被配置为存储所述用户数据；并且其中所述控制处理器进一步被配置为采用所述最佳读阈值集合读取扇区N，以增强所述非易失性存储器阵列的性能。

【技术实现步骤摘要】
具有读阈值机制的存储系统及其操作方法
本专利技术的实施例总地涉及存储系统，并且更具体地，涉及用于调整读阈值电压的系统。
技术介绍
非易失性存储器，例如NAND闪存，已经驱动了容量和验证过程的大幅度提升，以支持智能设备。为了减少每GB的非易失性存储器的成本，这些设备已通过在相同的硅区内封装更多数据、缩小闪存单元的尺寸、增加存储单元的三维阵列、以及在它们每个中存储更多比特而变得更加密集，但是在单元尺寸和存储单元配置上的改变是以读回可靠性为代价的。为了管理每个单元的多比特，对读阈值电压的调整变得非常关键和耗时。随着相邻单元的电压电平越来越接近，快速找到阈值电压以正确识别存储在每个单元中的数据的方法就变得越来越成问题。因此，仍然需要具有读阈值调整机制的存储系统来提供改进的数据可靠性和最小化读取访问时间。鉴于日益增长的商业竞争压力，以及日益增长的消费者期望和在市场上有意义的产品差异化的越来越少的机会，找到这些问题的答案变得越来越重要。此外，降低成本、提高效率和性能以及满足竞争压力的需要使找到这些问题的答案的关键必要性更加紧迫。这些问题的解决方案一直在被探寻，但现有技术并没有教导或建议任何解决方案，因此，这些问题的解决方案长期以来一直难倒了本领域的技术人员。
技术实现思路
本专利技术的实施例提供了一种装置，包括控制处理器，被配置为：读取用户数据，从用户数据生成比特翻转阵列，包括限制阈值偏移范围，以及从比特翻转阵列中选择最佳读阈值集合；以及与控制处理器耦连的非易失性存储器阵列，被配置为存储用户数据；并且其中，控制处理器进一步被配置为采用最佳读阈值集合读取扇区N，以提高非易失性存储器阵列的性能。本专利技术的实施例提供了一种方法，包括：从非易失性存储器阵列读取用户数据；从用户数据生成比特翻转阵列，包括限制阈值偏移范围；从比特翻转阵列中选择最佳读阈值集合；采用最佳读阈值集合读取扇区N，以提高非易失性存储器阵列的性能。本专利技术的实施例提供一种非暂存性计算机可读介质，包括：从非易失性存储器阵列读取用户数据；从用户数据生成比特翻转阵列，包括限制阈值偏移范围；从比特翻转阵列中选择最佳读阈值集合；采用最佳读阈值集合读取扇区N，以提高非易失性存储器阵列的性能。除上述步骤或元件以外，本专利技术的某些实施例还包括其他步骤或元件。对于本领域技术人员来说，通过参照附图阅读下面的详细描述，这些步骤或元件将变得显而易见。附图说明图1是在本专利技术的实施例中的具有读阈值机制的存储系统。图2描绘了三层单元NAND闪存页面的示例性访问的图形视图。图3是本专利技术实施例中的用于选择最佳读阈值集合的读阈值机制的操作流程图。图4是具有有限范围偏移的NAND的单元的示例性访问的图形视图。图5是本专利技术实施例中具有读阈值机制的存储系统的操作流程图。图6是本专利技术实施例中存储系统的操作方法的流程图。详细描述下面的实施例描述了足够详细的细节，以使本领域技术人员能够制造和使用本专利技术。需要理解的是，基于本专利技术的公开，其他实施例将是明显的，并且可以进行系统、过程或机械的改变而不脱离本专利技术实施例的范围。在下面的描述中，给出了大量的具体细节，以提供对本专利技术的透彻理解。然而，很明显，本专利技术可以在没有这些具体细节的情况下被实践。为了避免模糊本专利技术的实施例，一些众所周知的电路、系统配置和过程步骤没有详细地公开。显示系统实施例的图是半图解的，而不是按比例的，具体地，一些尺寸是为了清晰呈现并且在附图中被夸大显示。同样地，尽管为了便于描述，附图中的视图通常示出了相似的方位，但图中的这种描述在很大程度上是任意的。一般来说，本专利技术可以在任何方位上操作。本文中提及的术语“模块”可以包括本专利技术实施例中的硬件或软件支持的硬件，取决于使用该术语的上下文。例如，软件可以是机器代码、固件、嵌入式代码和应用程序软件。还例如，硬件可以是电路、处理器、计算机、集成电路、集成电路核心、专用集成电路(ASIC)、无源器件或其组合。作为示例，一种减少错误恢复所花费的时间的方法是：应用读阈值机制来预测存储页面的最佳读阈值，并在错误变得不可恢复之前对其进行调整，以用于可用的存储。现在参照图1，其中示出了本专利技术实施例中具有读阈值机制的存储系统100的功能框图。存储系统100的功能框图描绘了耦连至读/写通道104的非易失性存储器阵列102。系统接口106可以将用户数据108传输到非易失性存储器阵列102以及从非易失性存储器阵列102传输用户数据108。系统接口106可以执行将用户数据108移入和移出存储系统100。例如，系统接口106可以通过读/写通道104传输用户数据108，以存储到非易失性存储器阵列102，以及从中检索。控制处理器110可以为存储系统100提供至少一部分计算资源。控制处理器110可以协调存储系统100的操作。例如，控制处理器110可以耦连到系统接口106、读通道104和易失性存储器112。易失性存储器112为存储系统100提供了信息存储的至少一部分。例如，易失性存储器112可以是耦连到控制处理器110的易失性存储器阵列，例如互连的易失性存储器集成电路的矩阵，包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、寄存器文件、非易失性存储器或其组合。控制处理器110可以支持系统接口106。控制处理器110可以用硬件电路以多种方式实现。例如，控制处理器110可以是处理器、专用集成电路(ASIC)、嵌入式处理器、微处理器、硬件控制逻辑、硬件有限状态机(FSM)、数字信号处理器(DSP)或其组合。系统接口106可以实现为硬件控制逻辑，硬件有限状态机(FSM)，或可编程总线控制器，其可以提供非易失性存储器阵列102和系统主机107之间的数据传输。系统主机107可以是被配置为生成、存储和检索用户数据108的计算机、处理器、处理器核心、设备控制器或其组合。主机系统107可以直接耦连至系统接口106，或者系统接口106可以通过本地总线、局域网(LAN)或广域网(WAN)附接到主机系统107。非易失性存储器阵列102可以是互连的非易失性存储器集成电路的矩阵，如单层单元(SLC)或多层单元(MLC)的NAND闪存阵列或其他非易失性存储器技术。非易失性存储器阵列102可以是远程资源，例如基于NAND闪存的网络附加存储(NAS)、存储区域网络(SAN)或其组合。非易失性存储器阵列102中的单元组成了多个物理块114。每个物理块114可以包含从扇区0116到扇区N118的数据扇区。其中所述扇区可以是读/写单元扇区、物理页面、字线或物理块。读/写通道104可以是由软件支持的硬件结构，以对用户数据108进行编码和解码，用于存储在非易失性存储器阵列102中。读/写电路120可以管理从扇区0116到扇区N118的写入。在读取用户数据108期间，读/写电路120可以操纵读阈值122，以便调整错误恢复(ER)电路124所检测到的错误。当读阈值122改变时，控制处理器110可以收集读数据级别变化的计数。控制处理器110可以维持级别变化统计126的计数，表明由于级别变化而导致的用户数据108的比特翻转已经发生在任意的读阈值122上，这些阈值可以存储在易失性存储器112中。基于级别变化统计126的读阈值机制，诸如表明读阈值122的相邻值之间的数据级别变本文档来自技高网...

【技术保护点】
1.一种存储系统，包括：控制处理器，被配置为：读取用户数据；从所述用户数据生成比特翻转阵列，包括限制阈值偏移范围，以及从所述比特翻转阵列选择最佳读阈值集合；以及非易失性存储器阵列，耦连至所述控制处理器，被配置为存储所述用户数据；并且其中所述控制处理器进一步被配置为采用所述最佳读阈值集合读取扇区N，以提高所述非易失性存储器阵列的性能。

【技术特征摘要】
2017.10.03 US 15/723,9511.一种存储系统，包括：控制处理器，被配置为：读取用户数据；从所述用户数据生成比特翻转阵列，包括限制阈值偏移范围，以及从所述比特翻转阵列选择最佳读阈值集合；以及非易失性存储器阵列，耦连至所述控制处理器，被配置为存储所述用户数据；并且其中所述控制处理器进一步被配置为采用所述最佳读阈值集合读取扇区N，以提高所述非易失性存储器阵列的性能。2.根据权利要求1所述的系统，其中所述控制处理器进一步被配置为定义所述阈值偏移范围为小于读取所述用户数据时的阈值偏移最大值。3.根据权利要求1所述的系统，其中所述控制处理器进一步被配置为在读取所述用户数据时，调整读阈值以生成所述比特翻转阵列。4.根据权利要求1所述的系统，其中所述控制处理器进一步被配置为定义所述阈值偏移范围的K细分，以减小所述比特翻转阵列的尺寸。5.根据权利要求1所述的系统，其中所述控制处理器进一步被配置为在检测到不可纠正错误时，调整所述最佳读阈值集合。6.根据权利要求1所述的系统，其中所述控制处理器进一步被配置为计算所述比特翻转阵列的最小元素(EQ1)以选择所述最佳读阈值集合。7.根据权利要求1所述的系统，其中所述控制处理器被配置为使用所述最佳读阈值集合读取物理块的...

【专利技术属性】
技术研发人员：张骁杰，刘怡，
申请(专利权)人：希耐克斯实验室公司，
类型：发明
国别省市：美国,US