An integrated circuit ESD bus structure includes: circuit area; multiple electrostatic discharge (ESD) buses; multiple pad sets adjacent to and connected to the multiple ESD buses; a common ESD bus; and multiple bonding lines configured to connect the multiple pad sets to the common ESD bus.
【技术实现步骤摘要】
【国外来华专利技术】集成电路静电放电总线结构和相关方法
本专利技术涉及集成电路结构和相关方法，并且更具体地，涉及集成电路静电放电总线结构和相关方法。
技术介绍
对于如图1中示出的集成电路静电放电(以下简写为ESD)结构1，I/O(输入/输入)焊盘12基于特定顺序和位置放置在多个芯片边缘13内部的电路区域10周围，其中，能够在特定范围内调整I/O焊盘12的放置。通常，一般将填料单元F1和F2放置在I/O焊盘12之间的空的空间处，并且将填料单元F1和F2连接至静电放电(ESD)总线11(例如，连接至地或系统电压的版图迹线)，这使得电路区域10的每一个部分和填料单元F1和F2连接至连续的ESD总线以提供对集成电路ESD总线结构1的ESD保护。然而，填料单元F1和F2占用的电路区域10的部分对集成电路ESD总线结构来说是浪费的。此外，在具有矩形形状的集成电路ESD总线结构1的严格要求下，其导致内电路版图设计缺乏灵活性。此外，当存在具有不规则形状和不同区域的电路时，必须增大电路区域10以包含具有不规则形状和不同区域的电路，这增大了生产成本。因而，期望提供集成电路ESD总线结构和相关的方法，以充...
【技术保护点】
1.一种集成电路结构，包括：电路区域；多个ESD总线；多个焊盘组，邻近于并连接至所述多个ESD总线；公共ESD总线，邻近于所述多个焊盘组；以及多个结合线，被配置为将所述多个焊盘组连接至所述公共ESD总线。
【技术特征摘要】
【国外来华专利技术】1.一种集成电路结构，包括：电路区域；多个ESD总线；多个焊盘组，邻近于并连接至所述多个ESD总线；公共ESD总线，邻近于所述多个焊盘组；以及多个结合线，被配置为将所述多个焊盘组连接至所述公共ESD总线。2.如权利要求1所述的集成电路结构，其中，所述多个焊盘组中的每一个焊盘组包括至少一个焊盘，并且所述多个结合线被配置为将所述至少一个焊盘连接至所述公共ESD总线。3.如权利要求1所述的集成电路结构，其中，所述公共ESD总线包括多个不连续的ESD总线组。4.如权利要求1所述的集成电路结构，其中，所述公共ESD总线形成于多个芯片边缘外部或所述多个芯片边缘内部。5.如权利要求1所述的集成电路结构，其中，所述电路区域包括邻近于所述ESD总线、所述多个焊盘组的至少一个节省的区域。6.如权利要求1所述的集成电路结构，其中，所述公共ESD总线平行于所述多个ESD总线。7.一种集成电路结构，包括：电路区域；多个ESD总线；多个焊盘组，邻近于并连接至所述多个ESD总线；以及多个结合线，被配置为将所述多个焊盘组中的一个焊盘组连接至另一个焊盘组。8.如权利要求7所述的集成电路结构，其中，所述电路区域包括邻近于所述多个ESD总线和所述多个焊盘组的至少一个节省的区域。9.如权利要求7所述的集成电路结构，其中，所述多个焊盘组中的每一个焊盘组包括连接焊盘，并且所述多个结合线被配置为将所述多个焊盘组中的一个焊盘组的所述连接焊盘连接至所述多个焊盘组中的另一个焊盘组的所述连接焊盘。10.一种形成集成电路结构的方法，包括：形成电路区...
【专利技术属性】
技术研发人员：李志国，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42
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