一种提高电路抗闩锁能力的保护环结构制造技术

本发明专利技术公开一种提高电路抗闩锁能力的保护环结构，包括有静电放电电路、与所述静电放电电路连接的有源缓冲器以及感测电路，所述感测电路与所述有源缓冲相连接，所述感测电路用于监测施加至静电放电电路的电流脉冲，在该电流脉冲达到一定阈值时将检测结果镜像到所述有源缓冲器；所述有源缓冲器用于收到感测电路的信号后，控制静电放电电路的ESD器件的栅极电压，以产生对应于正电流脉冲或负电流脉冲的相应的吸收或补偿电流。本发明专利技术能产生相应的吸收或补偿电流，从而提高了抗闩锁效应的能力。

A Protective Ring Structure for Improving the Anti-latch Ability of Circuits

The invention discloses a protective ring structure for improving the anti-latch ability of the circuit, including an electrostatic discharge circuit, an active buffer connected with the electrostatic discharge circuit and a sensing circuit. The sensing circuit is connected with the active buffer. The sensing circuit is used to monitor the current pulse applied to the electrostatic discharge circuit, and the detection junction is made when the current pulse reaches a certain threshold. The active buffer is used to control the gate voltage of the ESD device of the electrostatic discharge circuit after receiving the signal of the sensing circuit to generate the corresponding absorption or compensation current corresponding to the positive current pulse or the negative current pulse. The invention can generate corresponding absorption or compensation current, thereby improving the ability of anti-latch-up effect.

【技术实现步骤摘要】
一种提高电路抗闩锁能力的保护环结构
本专利技术涉及集成电路
，特别是涉及一种提高电路抗闩锁能力的保护环结构。
技术介绍
寄生p-n-p-n路径在CMOS芯片中普遍存在，因此在研发和布局阶段中IC设计人员需要注意这一问题，避免造成短路从而导致闩锁效应。如果在输入/输出(I/O)金属键合焊盘(PAD)处触发电压/电流波动之后产生通过寄生p-n-p-n结构的意外传导，则这种失效机制会导致从电源到地的巨大异常电流。如果异常电流超过金属线或触点可承受的有限值或寄生p-n-p-n结构能够承受的最大值，则也会导致损坏或可靠性问题。虽然通过特殊设计也可以实现高闩锁抗扰度，但仍然要求在不使用额外层或增加保护环宽度的情况下节省制造成本。
技术实现思路
本专利技术的目的是针对现有技术中存在的技术缺陷，而提供一种提高电路抗闩锁能力的保护环结构。为实现本专利技术的目的所采用的技术方案是：一种提高电路抗闩锁能力的保护环结构，包括有静电放电电路、与所述静电放电电路连接的有源缓冲器以及感测电路，所述感测电路与所述有源缓冲相连接，所述感测电路用于监测施加至静电放电电路的电流脉冲，在该电流脉冲达到一定阈值时将检测结果镜像到所述有源缓冲器；所述有源缓冲器用于收到感测电路的信号后，控制静电放电电路的ESD器件的栅极电压，以产生对应于正电流脉冲或负电流脉冲的相应的吸收或补偿电流。所述有源缓冲器包括并联的用于控制两个ESD器件的栅极电压的第一有源缓冲电路，第二有源缓冲电路，分别与所述静电放电电路的两个并联的ESD器件连接，所述第一有源缓冲电路，第二有源缓冲电路并分别与感应电路连接以接收来自所述感测电路的检测结果。所述静电放电电路的ESD器件包括PMOS管MP1和NMOS管MN1，PMOS管MP1的栅极通过节点S2与第一有源缓冲电路连接，源级接VDD，漏级接节点S1；NMOS管MN1的栅极通过节点S4与第二有源缓冲电路连接，源级接VSS，漏级接节点S1，所述节点S1与输入/输出I/O的金属键合焊盘PAD连接。所述第一有源缓冲电路包括PMOS管MP2与PMOS管MP3；以及NMOS管MN2，NMOS管MN3；PMOS管MP2的栅极接外部供电电压VP1，源级接VDD，漏级接节点S2；PMOS管MP3的栅极通过节点S9与感测电路相连，源级接VDD，漏级接节点S3；NMOS管MN2的栅极接节点S3，源级接VSS，漏级接节点S2；NMOS管MN3的栅极接节点S3，源级接VSS，漏级接节点S3；所述第二有源缓冲电路包括PMOS管MP4与PMOS管MP5；以及NMOS管MN4，NMOS管MN5；PMOS管MP4的栅极接节点S5，源级接VDD，漏级接节点S4；PMOS管MP5的栅极接节点S5，源级接VDD，漏级接节点S5；NMOS管MN4的栅极接外部供电电压VN1，源级接VSS，漏级接节点S4，NMOS管MN5的栅极通过节点S7连接感测电路，源级接VSS，漏级接节点S5。所述感测电路包括两个ESD器件的电流脉冲检测电路以及与所述电流脉冲检测电路连接的镜像电路，所述电流脉冲检测电路分别与所述第一有源缓冲电路，第二有源缓冲电路相连接。所述电流脉冲检测电路包括NMOS管MNS1,PMOS管MPS1以及电阻Rsn,Rsp；所述镜像电路包括PMOS管MPS2,PMOS管MN6,PMOS管MN7：其中，PMOS管MN6的栅极接节点S8，源级接VSS，漏级接节点S8；PMOS管MN7的栅极接节点S8，源级接VSS，漏级接节点S9；NMOS管MNS1的栅极接VSS，源级接节点S1，漏级接节点S6；电阻Rsp上端接VDD，下端接节点S6；电阻Rsn上端接节点S7，下端接VSS；PMOS管MPS1的栅极接外部电压VPSG，源级接节点S1，漏级接节点S7；PMOS管MPS2的栅极接外部电压VPSG，源级接节点S1，漏级接节点S8：与现有技术相比，本专利技术的有益效果是：本专利技术所采用的主动保护环结构可以提供额外的吸收或补偿电流分别对应于正电流脉冲和负电流脉冲,一旦检测到电流脉冲足够大，感测电路将结果镜像到有源缓冲器，然后有源缓冲器将控制大尺寸ESD器件的栅极电压，以产生相应的吸收或补偿电流，从而提高了抗闩锁效应的能力。附图说明图1为提高电路抗闩锁能力的有源保护环结构的电路原理示意图；图2为保护环提供电压的电路结构。具体实施方式以下结合附图和具体实施例对本专利技术作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。如图1-2所示，本专利技术的提高电路抗闩锁能力的保护环结构的电路包括：七个PMOS管MP1-MP5，MPS1-MPS2，八个NMOS管MN1-MN7，MNS1，两个电阻Rsp，Rsn，工作电源为VDD，地为VSS。其中，MP1的栅极接节点S2，源级接VDD，漏级接节点S1；MP2的栅极接VP1，源级接VDD，漏级接节点S2；MP3的栅极接节点S9，源级接VDD，漏级接节点S3；MP4的栅极接节点S5，源级接VDD，漏级接节点S4；MP5的栅极接节点S5，源级接VDD，漏级接节点S5；MPS1的栅极接VPSG，源级接节点S1，漏级接节点S7；MPS2的栅极接VPSG，源级接节点S1，漏级接节点S8；MN1的栅极接节点S4，源级接VSS，漏级接节点S1；MN2的栅极接节点S3，源级接VSS，漏级接节点S2；MN3的栅极接节点S3，源级接VSS，漏级接节点S3；MN4的栅极接VN1，源级接VSS，漏级接节点S4；MN5的栅极接节点S7，源级接VSS，漏级接节点S5；MN6的栅极接节点S8，源级接VSS，漏级接节点S8；MN7的栅极接节点S8，源级接VSS，漏级接节点S9；MNS1的栅极接VSS，源级接节点S1，漏级接节点S6；电阻Rsp上端接VDD，下端接节点S6；电阻Rsn上端接节点S7，下端接VSS。实现有源保护环的电路如图1所示，图1中包括ESD器件(MP1和MN1)，感测电路和有源缓冲器。感测电路块由MPS1，MNS1，RSN和RSP组成，用于检测触发电流脉冲的信息，此外，MPS2，MN6和MN7也包括在感测电路块中用以将检测结果镜像到有源缓冲器。有源缓冲器包含MP1和MN1的驱动级，MP2，MP3，MN2和MN3等器件用来控制MP1的栅极电压，MP4，MP5，MN4和MN5等期间用来控制MN1的栅极电压。MP2/MN4的参考电流可通过将VP1/VN1连接到偏置电流电路(如果它存在于内部电路中)来生成。然而不需要偏置电流电路，图2所示的一系列二极管连接的MOS晶体管(包括五个PMOS管MPD1-5，两个NMOS管MND1-2)，可为VP1，VN1和VPSG提供所需的电压，连接关系如下：MPD1的栅极和漏级接MPD2的源级，源级接VDD；MPD2的栅极和漏级接MPD3的源级，源级接MPD1的漏级；MPD3的栅极和漏级接MPD4的源级，源级接MPD2的漏级；MPD4的栅极和漏级接MND2的漏级，源级接MPD3的漏级；MND2的栅极和漏级接MPD4的漏级，源级接MND1的漏级；MND1的栅极和漏级接MND2的源级，源级接MPD5的源级；MPD5的栅极和漏级接VSS，源级接MND1的源级。对于没有外部闩锁触发源的正常电路操作，感测电路块的感应电流非常小，本文档来自技高网...

【技术保护点】
1.一种提高电路抗闩锁能力的保护环结构，其特征在于，包括有静电放电电路、与所述静电放电电路连接的有源缓冲器以及感测电路，所述感测电路与所述有源缓冲相连接，所述感测电路用于监测施加至静电放电电路的电流脉冲，在该电流脉冲达到一定阈值时将检测结果镜像到所述有源缓冲器；所述有源缓冲器用于收到感测电路的信号后，控制静电放电电路的ESD器件的栅极电压，以产生对应于正电流脉冲或负电流脉冲的相应的吸收或补偿电流。

【技术特征摘要】
1.一种提高电路抗闩锁能力的保护环结构，其特征在于，包括有静电放电电路、与所述静电放电电路连接的有源缓冲器以及感测电路，所述感测电路与所述有源缓冲相连接，所述感测电路用于监测施加至静电放电电路的电流脉冲，在该电流脉冲达到一定阈值时将检测结果镜像到所述有源缓冲器；所述有源缓冲器用于收到感测电路的信号后，控制静电放电电路的ESD器件的栅极电压，以产生对应于正电流脉冲或负电流脉冲的相应的吸收或补偿电流。2.如权利要求1所述提高电路抗闩锁能力的保护环结构，其特征在于，所述有源缓冲器包括并联的用于控制两个ESD器件的栅极电压的第一有源缓冲电路，第二有源缓冲电路，分别与所述静电放电电路的两个并联的ESD器件连接，所述第一有源缓冲电路，第二有源缓冲电路并分别与感应电路连接以接收来自所述感测电路的检测结果。3.如权利要求2所述提高电路抗闩锁能力的保护环结构，其特征在于，所述静电放电电路的ESD器件包括PMOS管MP1和NMOS管MN1，PMOS管MP1的栅极通过节点S2与第一有源缓冲电路连接，源级接VDD，漏级接节点S1；NMOS管MN1的栅极通过节点S4与第二有源缓冲电路连接，源级接VSS，漏级接节点S1，所述节点S1与输入/输出I/O的金属键合焊盘PAD连接。4.如权利要求3所述提高电路抗闩锁能力的保护环结构，其特征在于，所述第一有源缓冲电路包括PMOS管MP2与PMOS管MP3；以及NMOS管MN2，NMOS管MN3；PMOS管MP2的栅极接外部供电电压VP1，源级接VDD，漏级接节点S2；PMOS管MP3的栅极通过节点S9与感测电路相连，源级接VDD，漏级接节点S3；N...

【专利技术属性】
技术研发人员：高静，张天野，聂凯明，徐江涛，史再峰，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津,12