用于柔性熔丝传输的设备与方法技术

本发明专利技术描述用于将熔丝数据从熔丝阵列传输到锁存器的设备与方法。一种实例设备包含：多个熔丝阵列，所述多个熔丝阵列中的每一熔丝阵列经配置以存储输入数据；熔丝电路，其接收所述输入数据并将所述输入数据提供于总线上；及多个冗余锁存器电路，其耦合到所述总线，所述多个冗余锁存器电路包含多个指针及将数据加载于所述总线上的与所述多个对应指针相关联的多个锁存器。所述熔丝电路可通过响应于所述输入数据而控制在所述多个对应指针之中的指针的位置来控制所述输入数据的加载。

Equipment and Method for Flexible Fuse Transmission

The present invention describes a device and method for transmitting fuse data from a fuse array to a latch. An example device includes: a plurality of fuse arrays, each of which is configured to store input data; a fuse circuit, which receives the input data and provides the input data on a bus; and a plurality of redundant latch circuits coupled to the bus, which contain multiple pointers and load data onto the bus. A plurality of latches associated with the plurality of corresponding pointers on the bus. The fuse circuit can control the loading of the input data by controlling the position of the pointer among the plurality of corresponding pointers in response to the input data.

【技术实现步骤摘要】
【国外来华专利技术】用于柔性熔丝传输的设备与方法
技术介绍
高数据可靠性、高速存储器存取、低电力消耗及经减小芯片大小是从半导体存储器要求的特征。实现高数据可靠性的一种方式是通过引入包含多个熔丝集合的熔丝阵列及对应于所述多个熔丝集合的多个冗余解码器来为存储器阵列中的单元的有缺陷行/列提供存储器单元的取代行/列。每一熔丝集合可存储有缺陷单元的地址(有缺陷地址)。每一冗余地址解码器接收行/列地址信号，且比较经接收行/列地址信号与存储于熔丝中的有缺陷地址。如果经接收行/列地址信号与存储于任一熔丝中的有缺陷地址对应，那么停用对经接收行/列地址的存取，且可代替地对冗余行/列地址进行存取。可通过例如制造过程中的前端(FE)测试及封装过程中的封装后修复(PPR)/后端(BE)测试的多个测试而获得并加载有缺陷地址。每一冗余解码器可包含启用其熔丝加载的指针(例如，触发器电路)。多个冗余解码器的触发器电路经串联(例如以菊链方式)耦合。指针在菊链中的位置在每时钟循环移位，且可在每时钟循环传输每一熔丝集合的地址。在此菊链配置中，基于熔丝阵列的数据结构及指针结构修复在熔丝加载期间指针与对应熔丝阵列之间的关系。
技术实现思路
根据本专利技术的实施例的实例设备可包含：总线；多个锁存器，其可耦合到所述总线且可捕获所述总线上的数据；及控制电路，其可在所述多个锁存器的第一锁存器激活时提供有效数据给所述总线，且可进一步在所述多个锁存器的第二锁存器激活时提供无效数据给所述总线。根据本专利技术的实施例的另一实例设备可包含：多个熔丝阵列，其中所述多个熔丝阵列中的每一熔丝阵列可存储输入数据；熔丝电路，其可接收所述输入数据且可进一步将所述输入数据提供于总线上；及多个冗余锁存器电路，其可耦合到所述总线且可包含多个指针及与所述多个对应指针相关联的多个锁存器且可将数据加载于所述总线上。所述熔丝电路可通过响应于所述输入数据而控制指针在所述多个对应指针之中的位置来控制所述输入数据的加载。根据本专利技术的实施例传输熔丝数据的实例方法可包含：接收存储于熔丝阵列中的输入数据；响应于所述输入数据而控制指针的位置；将所述输入数据提供于总线上；及将所述总线上的所述输入数据加载到耦合到所述总线的多个锁存器之中的与所述指针相关联的锁存器中。附图说明图1是根据本专利技术的实施例的半导体装置中的冗余数据加载/传输电路的框图。图2A是根据本专利技术的实施例的冗余数据加载/传输电路中的熔丝阵列的数据结构的示意图。图2B是根据本专利技术的实施例的存储于熔丝阵列中的Toke_Control_Bits的数据组合的表。图3是根据本专利技术的实施例的冗余数据加载/传输电路中的冗余锁存器(RL)电路的电路图。图4A是根据本专利技术的实施例的冗余数据加载/传输电路中的熔丝电路的简化逻辑电路图。图4B是根据本专利技术的实施例的冗余数据加载/传输电路中的熔丝阵列电路的数据结构的示意图。图4C是对应于图4B的冗余数据加载/传输电路中的熔丝数据总线上的熔丝数据(且因此，锁存于相应冗余锁存器电路(RL)中的熔丝数据)的数据序列的示意图。图4D是对应于图4B的冗余数据加载/传输电路中的信号的时序图。图5A是根据本专利技术的实施例的冗余数据加载/传输电路中的多个冗余锁存器(RL)电路的电路图。图5B是根据本专利技术的实施例的冗余数据加载/传输电路中的熔丝阵列电路的数据结构的示意图。图5C是对应于图5B的冗余数据加载/传输电路中的熔丝数据总线上的熔丝数据(且因此，锁存于相应冗余锁存器电路(RL)中的熔丝数据)的数据序列的示意图。图6A是根据本专利技术的实施例的冗余数据加载/传输电路中的熔丝电路的简化逻辑电路图。图6B是对应于图6A的冗余数据加载/传输电路中的信号的时序图。图7A是根据本专利技术的实施例的半导体装置中的冗余数据加载/传输电路的框图。图7B是根据本专利技术的实施例的冗余数据加载/传输电路中的熔丝阵列电路的数据结构的示意图。图7C是对应于图7B的冗余数据加载/传输电路中的熔丝数据总线上的熔丝数据(且因此，锁存于相应冗余锁存器电路(RL)中的熔丝数据)的数据序列的示意图。图7D是根据本专利技术的实施例的冗余数据加载/传输电路中的冗余锁存器电路(RL)的冗余锁存器(RL)电路库x的电路图。图7E是对应于图7A到7D的冗余数据加载/传输电路中的信号的时序图。图8A是根据本专利技术的实施例的冗余数据加载/传输电路中的熔丝电路的简化逻辑电路图。图8B是根据本专利技术的实施例的冗余数据加载/传输电路中的熔丝阵列电路的数据结构的示意图。图8C是对应于图8B的冗余数据加载/传输电路中的熔丝数据总线上的熔丝数据(且因此，锁存于相应冗余锁存器电路(RL)中的熔丝数据)的数据序列的示意图。图8D是对应于图8A到8C的冗余数据加载/传输电路中的信号的时序图。图9A是根据本专利技术的实施例的半导体装置中的冗余数据加载/传输电路的框图。图9B是根据本专利技术的实施例的冗余数据加载/传输电路中的冗余锁存器电路(RL)的冗余锁存器(RL)电路库x的电路图。图9C是根据本专利技术的实施例的冗余数据加载/传输电路中的熔丝阵列电路的数据结构的示意图。图9D是对应于图9C的锁存于冗余数据加载/传输电路中的相应冗余锁存器电路(RL)中的熔丝数据的示意图。图9E是对应于图9A到9D的冗余数据加载/传输电路中的信号的时序图。图10A是根据本专利技术的实施例的半导体装置中的冗余数据加载/传输电路的框图。图10B是根据本专利技术的实施例的冗余数据加载/传输电路中的熔丝阵列电路的数据结构的示意图。图10C是对应于图10B的锁存于冗余数据加载/传输电路中的相应冗余锁存器电路(RL)中的熔丝数据的示意图。图10D是根据本专利技术的实施例的冗余数据加载/传输电路中的冗余锁存器电路(RL)的冗余锁存器(RL)电路库x的电路图。图10E是对应于图10A到10D的冗余数据加载/传输电路中的信号的时序图。具体实施方式下文将参考附图详细解释本专利技术的各个实施例。以下详细描述参考通过说明展示具体方面及本专利技术可实践于其中的实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践本专利技术。可利用其它实施例，且可在不脱离本专利技术的范围的情况下做出结构、逻辑及电气改变。本文揭示的各个实施例不一定互相排斥，因为揭示的一些实施例可与揭示的一或多个其它实施例组合以形成新实施例。图1是根据本专利技术的实施例的半导体装置中的冗余数据加载/传输电路1的框图。举例来说，冗余数据加载/传输电路1可包含熔丝块2及冗余锁存器块3。熔丝块2可包含熔丝阵列电路4及熔丝电路5。熔丝阵列电路4可包含熔丝阵列[1:n]6a到6g。熔丝阵列6a到6g中的每一者可包含多个熔丝，且可进一步存储令牌及多个Token_Control_bits。每一熔丝可为任一种类熔丝。举例来说，每一熔丝可为激光熔丝、反熔丝等等。令牌可包含有缺陷地址(DA)(其包含有缺陷单元的行地址及/或列地址)及指示有缺陷地址(DA)是有效还是无效的启用位(EB)。多个Token_Control_bits可指示待略过以启用或停用从熔丝阵列6a到6g中的每一者中的多个熔丝加载熔丝数据的数个指针。熔丝块2可用作包含熔丝电路5的控制电路。熔丝电路5可安置于熔丝阵列电路4与冗余锁存器块3之间。熔丝电路5可接收参考时钟信号Fuse_Load_Clk作为参考时钟信号本文档来自技高网...

【技术保护点】
1.一种设备，其包括：总线；多个锁存器，其耦合到所述总线且经配置以逐一激活，其中所述多个锁存器中的经激活锁存器经配置以捕获所述总线上的数据；及控制电路，其经配置以在所述多个锁存器中的第一锁存器激活时提供有效数据给所述总线，且进一步经配置以在所述多个锁存器中的第二锁存器激活时提供无效数据给所述总线。

【技术特征摘要】
【国外来华专利技术】2016.09.14 US 15/265,6711.一种设备，其包括：总线；多个锁存器，其耦合到所述总线且经配置以逐一激活，其中所述多个锁存器中的经激活锁存器经配置以捕获所述总线上的数据；及控制电路，其经配置以在所述多个锁存器中的第一锁存器激活时提供有效数据给所述总线，且进一步经配置以在所述多个锁存器中的第二锁存器激活时提供无效数据给所述总线。2.根据权利要求1所述的设备，其中所述控制电路经配置以接收多个输入数据，所述多个输入数据中的每一输入数据包含数据部分及令牌部分，且其中所述控制电路经配置以在所述令牌部分具有第一状态时提供对应于所述数据部分的所述有效数据给所述总线，且进一步经配置以在所述令牌部分具有第二状态时提供所述无效数据给所述总线。3.根据权利要求2所述的设备，其中所述令牌部分的所述第二状态指示捕获所述无效数据的锁存器的数目。4.根据权利要求1所述的设备，其中所述控制电路经配置以交替地提供所述有效数据及所述无效数据给所述总线。5.根据权利要求3所述的设备，其中由所述令牌部分指示的所述锁存器的数目是一个以上，且其中由所述多个锁存器中待激活的锁存器捕获与具有所述第二状态的所述令牌部分相关联的所述数据部分作为所述有效数据，所述待激活的锁存器是在所述多个锁存器中已经激活的锁存器之后由所述令牌部分的所述第二状态指示的所述数目。6.根据权利要求4所述的设备，其中所述控制电路经配置以接收多个输入数据对，且其中所述控制电路相对于所述多个输入数据对中的每一者经配置以交替地提供所述有效数据及所述无效数据给所述总线，所述有效数据通过对所述多个输入数据对中的对应者执行逻辑OR运算及逻辑AND运算中的一者来导出。7.根据权利要求5所述的设备，其中所述控制电路进一步经配置以在将包含有缺陷地址的数据提供于所述总线上之前将冗余错误检测信息提供于所述总线上，且其中所述冗余错误检测信息与有缺陷的冗余数据的单元有关。8.一种设备，其包括：多个熔丝阵列，所述多个熔丝阵列中的每一熔丝阵列经配置以存储输入数据；熔丝电路，其经配置以接收所述输入数据，且进一步经配置以将所述输入数据提供于总线上；及多个冗余锁存器电路，其耦合到所述总线，所述多个冗余锁存器电路包括多个指针及与所述多个对应指针相关联且经配置以将数据加载于所述总线上的多个锁存器；其中所述熔丝电路经配置以通过响应于所述输入数据而控制在所述多个对应指针之中的指针的位置来控制所述输入数据的加载。9.根据权利要求8所述的设备，其中所述输入数据包括有缺陷地址及表示待略过的指针的数目的令牌，且其中所述熔丝电路经配置以将无效数据提供到所述多个锁存器之中的对应于待略过的指针的所述数目的锁存器，且进一步经配置以将有效数据提供到所述多个锁存器之中的对应于紧挨着待略过的所述数目的指针的指针的锁存器。10.根据权利要求9所述的设备，其中所述多个冗余锁存器电路中的每一冗余锁存器电路包括：第一冗余锁存器群组，其包括经配置以加载的多个第一锁存器及与所述多个第一锁存器相关联的多个第一指针；及第二冗余锁存器群组，其包括多个第二锁存器及与所述多个第二锁存器相关联的多个第二指针，且其中所述多个冗余锁存器电路中的所述第一冗余锁存器群组中的所述第一指针串联耦合于第一链中，且所述多个冗余锁存器电路中的所述第二冗...

【专利技术属性】
技术研发人员：藤原敬典，吉田贤智，染谷穗，苗田广正，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US