一体式封装后修复装置制造方法及图纸

一种封装后修复系统，包括存储器通道控制器、第一错误计数器、擦除器和数据处理器。所述存储器通道控制器将数据访问请求转换为对应存储器访问，并且响应于从存储器接口接收到的响应而将返回的数据提供给主机接口，其中所述响应包括返回的数据和多个错误校正码(ECC)位。所述第一错误计数器对所述返回数据中的错误进行计数，并且响应于达到预定状态而提供控制信号。所述擦除器控制所述存储器通道控制器以从存储器系统的多个地址顺序地且周期性地读取数据，并且响应于检测到可校正的错误，重写校正的数据。所述数据处理器对所述控制信号作出响应，以响应于所述控制信号利用所述存储器系统执行封装后修复操作。

【技术实现步骤摘要】
【国外来华专利技术】一体式封装后修复装置
本公开总体涉及数据处理系统，并且更具体地涉及具有高可靠性存储器的数据处理系统。
技术介绍
现代动态随机存取存储器(DRAM)由于其低成本、高密度和随机存取时间而被用于当今的大多数个人计算机系统和服务器中。DRAM基于小存储器单元，该小存储器单元在电容器中存储电荷以指示存储器单元的状态。电容存储装置是动态的，电容器会随时间推移而失去电荷。因此，必须定期刷新存储器单元。此外，读取操作具有破坏性，因为它会耗尽电容器上的电荷。在访问特定行上的存储器位置之前，通过将行的内容存储在大页面缓冲区中来“激活”该行，该大页面缓冲区的大小可为例如八千字节(8kB)。在另一行中读取或写入存储器位置之前，必须通过将页面缓冲器内容沿着行重写回存储器单元对当前在页面缓冲区中的存储器行进行“预充电”，这会将电容器充电回到其初始状态。由于大小较小，DRAM存储器单元易受软错误的影响。软错误是由诸如穿过电容器的α粒子、电磁干扰等随机电事件的发生引起的数据错误。因此，软错误不反映电路中的任何根本错误或缺陷。为了校正软错误，存储器制造商通常通过每组八个DRAM芯片包括一个额外的DRAM芯片来采用所谓的错误校正码(ECC)。ECC是与数据一起存储的额外位，其可以允许例如校正一组位中的单位错误，并且检测但不校正多位错误。ECC允许校正单位错误，因为ECC码包含足够的信息来识别失效位的位置，使得在随后的预充电操作期间将位重写到存储器阵列之前可以反转逻辑状态。在读取或写入访问期间，使用ECC位实时检测软错误很困难。因此，存储器控制器有时使用“擦除器”以针对软错误执行存储器单元的后台检查。擦除器定期检查存储器线是否存在ECC错误。如果擦除器发现可校正的错误，则它会校正错误，从而降低在实际读取或写入访问期间发生错误的可能性。擦除器定期检查整个物理存储器空间中的所有存储器位置是否存在此类错误，例如每天一次。另一方面，存储器单元偶尔会经历电路缺陷或“硬”错误，这些错误随时间推移变得更严重，直到存储器单元或一组相邻存储器单元失效。通常，DRAM在出厂时进行测试以检测硬错误，并通过用冗余行或列代替失效的行或列来校正。然而，在制造之后变得有缺陷的存储器单元的检测和校正变得更加困难。通常，在启动时测试存储器是否存在硬错误，并从系统存储器映射中删除经历过硬错误的存储器部分。然而，如果在启动后发生硬错误，则运行程序可能会崩溃，从而给用户带来不便或数据丢失。此外，没有已知的策略来检测和校正随时间推移而缓慢发展的硬错误，以及由于ECC位的可用性而不会导致程序故障或数据丢失的硬错误。为了校正出厂测试后出现的硬错误，联合电子设备工程委员会(JEDEC)规定的双倍数据速率第四版(DDR4)存储器采用了被称为封装后修复的特征。然而，没有已知的系统能够使用封装后修复特征在程序故障或数据丢失之前简单有效地校正硬错误。附图说明图1以方框图形式示出根据一些实施例的数据处理系统；图2以方框图形式示出适合用于图1的数据处理系统中的加速处理单元(APU)；图3以方框图形式示出根据一些实施例的适合用于图2的APU中的存储器控制器和相关联的物理接口(PHY)；图4以方框图形式示出根据一些实施例的适合用于图2的APU中的另一存储器控制器和相关联的PHY；图5以方框图形式示出根据一些实施例的存储器控制器；图6以方框图形式示出根据一些实施例的具有一体式封装后修复装置的数据处理系统；图7示出根据一些实施例的与图6的数据处理系统中的封装后修复装置相关的操作的流程图；并且图8示出根据一些实施例的封装后修复程序的流程图。在以下描述中，不同图中使用的相同的附图标记指示相似或相同的项目。除非另外指出，否则单词“耦接”及其相关联的动词形式包括直接连接和通过本领域中已知手段进行的间接电连接，并且除非另外指出，否则对直接连接的任何描述也意味着使用适当形式的间接电连接的替代性实施例。具体实施方式如下文将以一种形式所述，封装后修复系统包括存储器通道控制器、擦除器、第一错误计数器和数据处理器。存储器通道控制器将从主机接口接收到的数据访问请求转换为提供给存储器接口的对应存储器访问，并且响应于从存储器接口接收到的响应而将返回的数据提供给主机接口，其中响应包括返回的数据和多个错误校正码(ECC)位。第一错误计数器耦接到存储器通道控制器并对返回数据中的错误进行计数，并且响应于达到预定状态而提供控制信号。擦除器耦接到存储器通道控制器，该存储器通道控制器用于控制存储器通道控制器以从存储器系统的多个地址顺序地且周期性地读取数据，并且响应于检测到可校正的错误，重写校正的数据。数据处理器耦接到存储器通道控制器，并且对控制信号作出响应，以响应于控制信号利用存储器系统执行封装后修复操作。在另一种形式中，存储器控制器适合用于在存储器系统上执行封装后修复的系统。存储器控制器包括存储器通道控制器和第一错误计数器。存储器通道控制器将从主机接口接收到的数据访问请求转换为存储器接口上的对应存储器访问，并且响应于从存储器接口接收到的响应而将返回的数据提供给主机接口。响应包括返回的数据和多个错误校正码(ECC)位。存储器通道控制器通过基于对应于返回数据的多个错误校正码(ECC)位执行错误校验来检测返回数据中的错误，并且响应于检测到返回数据中的错误而提供计数信号。第一错误计数器耦接到存储器通道控制器以响应于计数信号对错误进行计数，并且响应于达到预定状态而提供控制信号，例如机器校验架构(MCA)异常。MCA异常允许另一个代理(例如运行封装后修复固件的数据处理器)执行封装后修复操作。在另一种形式中，将从主机接口接收到的数据访问请求转换为提供给存储器接口的对应存储器访问。响应于从存储器接口接收到的响应，将返回的数据提供给主机接口，其中响应包括返回的数据和多个错误校正码(ECC)位。根据返回的数据和多个ECC位擦除存储器系统的错误，并且修复可校正的错误。响应于擦除期间存储器系统的区域中预定数量的错误，在存储器系统上执行封装后修复操作。图1以方框图形式示出根据一些实施例的数据处理系统100。数据处理系统100通常包括呈加速处理单元(APU)形式的数据处理器110、存储器系统120、外围部件快速互连(PCIe)系统150、通用串行总线(USB)系统160和磁盘驱动器170。数据处理器110充当数据处理系统100的中央处理单元(CPU)，并且提供可用于现代计算机系统中的各种总线和接口。这些接口包括两个双倍数据速率(DDRx)存储器通道、用于连接到PCIe链路的PCIe根复合体、用于连接到USB网络的USB控制器以及通向串行高级技术附件(SATA)大容量存储装置的接口。存储器系统120包括存储器通道130和存储器通道140。存储器通道130包括连接到DDRx总线132的一组双列直插存储器模块(DIMM)，所述DIMM包括在该实例中对应于单独存储排(rank)的代表性DIMM134、136和138。同样，存储器通道140包括连接到DDRx总线142的一组DIMM，所述DIMM包括代表性DIMM144、146和148。PCIe系统150包括连接到数据处理器110中的PCIe根复合体的PCIe交换机152、PCIe装置154、PCIe装置156和本文档来自技高网...

【技术保护点】
1.一种封装后存储器修复系统(600)，其包括：存储器通道控制器(640)，所述存储器通道控制器用于将从主机接口(642)接收到的数据存取请求转换为提供给存储器接口(644)的对应存储器存取，并且响应于从所述存储器接口(644)接收到的响应而将返回的数据提供给所述主机接口(642)，其中所述响应包括返回的数据和多个错误校正码(ECC)位；耦接到所述存储器通道控制器(640)的第一错误计数器(652)，所述第一错误计数器用于对所述返回数据中的错误进行计数，并且响应于达到预定状态而提供控制信号；耦接到所述存储器通道控制器(640)的擦除器(624)，所述擦除器用于控制所述存储器通道控制器(640)以从存储器系统(670)的多个地址顺序地且周期性地读取数据，并且响应于检测到可校正的错误，重写校正的数据；以及数据处理器(610)，所述数据处理器耦接到所述存储器通道控制器(640)，并且对所述控制信号作出响应，以响应于所述控制信号利用所述存储器系统(670)执行封装后修复操作。

【技术特征摘要】
【国外来华专利技术】2016.05.28 US 15/168,0451.一种封装后存储器修复系统(600)，其包括：存储器通道控制器(640)，所述存储器通道控制器用于将从主机接口(642)接收到的数据存取请求转换为提供给存储器接口(644)的对应存储器存取，并且响应于从所述存储器接口(644)接收到的响应而将返回的数据提供给所述主机接口(642)，其中所述响应包括返回的数据和多个错误校正码(ECC)位；耦接到所述存储器通道控制器(640)的第一错误计数器(652)，所述第一错误计数器用于对所述返回数据中的错误进行计数，并且响应于达到预定状态而提供控制信号；耦接到所述存储器通道控制器(640)的擦除器(624)，所述擦除器用于控制所述存储器通道控制器(640)以从存储器系统(670)的多个地址顺序地且周期性地读取数据，并且响应于检测到可校正的错误，重写校正的数据；以及数据处理器(610)，所述数据处理器耦接到所述存储器通道控制器(640)，并且对所述控制信号作出响应，以响应于所述控制信号利用所述存储器系统(670)执行封装后修复操作。2.根据权利要求1所述的封装后存储器修复系统(600)，其中所述数据处理器(610)包括：耦接到所述存储器通道控制器(640)的中央处理单元(CPU)核心(614)；以及耦接到所述CPU核心(614)的固件存储器(612)，所述固件存储器用于存储多个指令，所述多个指令在由所述CPU核心(614)执行时，使所述CPU核心(614)控制所述存储器通道控制器(640)以执行所述封装后修复操作。3.根据权利要求2所述的封装后存储器修复系统(600)，其中所述固件存储器(612)存储基本输入-输出系统(BIOS)，并且所述多个指令是所述BIOS的一部分。4.根据权利要求2所述的封装后存储器修复系统(600)，其中所述数据处理器(610)响应于所述存储器通道控制器(640)检测到预定水平的错误而增加所述擦除器的擦除率。5.根据权利要求1所述的封装后存储器修复系统(600)，其中：所述擦除器(624)从预定大小的存储器中读取数据元素，所述预定大小小于所述存储器系统(670)中对应行的大小；并且所述存储器通道控制器(670)具有所述预定大小的读取/写入缓冲区，所述读取/写入缓冲区用于临时存储所述数据元素。6.根据权利要求1所述的封装后存储器修复系统(600)，其中当所述第一错误计数器(652)达到终端计数时，达到所述预定状态。7.根据权利要求1所述的封装后存储器修复系统(600)，其中所述存储器通道控制器(640)包括：ECC校验电路(646)，所述ECC校验电路对所述返回数据和所述多个ECC位作出响应以检测所述返回数据中的错误并确定所述错误是否为可校正的。8.根据权利要求7所述的封装后存储器修复系统(600)，其还包括：多个附加错误计数器(654)，其中响应于检测到存储器存取中的ECC错误，所述ECC校验电路(646)还提供以下各项中的一者：提供给所述第一错误计数器(652)的第一递增信号，以及提供给根据所述存储器系统(670)中所述存储器存取的区域选择的多个对应附加错误计数器(654)的多个附加递增信号。9.根据权利要求1所述的封装后存储器修复系统(600)，其中所述存储器接口(644)适于耦接到与双倍数据速率(DDR)-物理接口(DFI)规范兼容的接口。10.根据权利要求1所述的封装后存储器修复系统(600)，其中所述擦除器(624)被实现为硬件电路。11.根据权利要求1所述的封装...

【专利技术属性】
技术研发人员：凯文·M·布朗德，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：美国,US