一种高电子迁移率晶体管及其制备方法技术

本发明专利技术公开了一种高电子迁移率晶体管及其制备方法，属于半导体技术领域。高电子迁移率晶体管包括衬底、沟道层、势垒层、源极、漏极和栅极，沟道层和势垒层依次层叠在衬底上，源极、漏极和栅极分别设置在势垒层上，源极和漏极均与势垒层形成欧姆接触，栅极与势垒层形成肖特基接触；沟道层包括第一子层和插入在第一子层中的第二子层，第一子层为未掺杂的GaN层，第二子层为ZrO2薄膜。本发明专利技术通过在未掺杂的GaN层中插入ZrO2薄膜形成沟道层，可以将沟道层内的电子有效隔离，避免对沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成的二维电子气造成影响。

A High Electron Mobility Transistor and Its Preparation Method

The invention discloses a high electron mobility transistor and a preparation method thereof, which belongs to the field of semiconductor technology. High electron mobility transistors include substrates, channel layers, barrier layers, source layers, drains and gates. Channel layers and barrier layers are stacked on the substrate in turn. Sources, drains and gates are located on the barrier layer respectively. Both source and drain are in ohmic contact with the barrier layer, and the gate is in Schottky contact with the barrier layer. Channel layers include the first sublayer and the first sublayer inserted in the first sublayer. The first sub-layer is undoped GaN layer and the second sub-layer is ZrO2 film. By inserting ZrO 2 thin film into the undoped GaN layer to form a channel layer, the electrons in the channel layer can be effectively isolated and the two-dimensional electron gas formed at the interface of the heterojunction between the channel layer (GaN) and the barrier layer (AlGaN) can be avoided.

【技术实现步骤摘要】
一种高电子迁移率晶体管及其制备方法
本专利技术涉及半导体
，特别涉及一种高电子迁移率晶体管。
技术介绍
高电子迁移率晶体管(英文：Highelectronmobilitytransistor，简称：HEMT)是场效应晶体管的一种，它使用两种具有不同能隙的材料形成异质结，为载流子提供沟道。氮化镓(GaN)基材料具有宽带隙、高电子迁移率、耐高压、抗辐射、易形成异质结构、自发极化效应大的特点，适合制备HEMT等新一代高频大功率微电子器件和电路。目前GaN基材料及器件是全球半导体领域研究的前沿和热点，在军民领域具有重大的应用前景。现有的高电子迁移率晶体管包括衬底、沟道层、势垒层、源极、漏极和栅极，沟道层和势垒层依次层叠在衬底上，源极、漏极和栅极分别设置在势垒层上，源极和漏极均与势垒层形成欧姆接触，栅极与势垒层形成肖特基接触。在实现本专利技术的过程中，专利技术人发现现有技术至少存在以下问题：衬底的材料通常采用蓝宝石，沟道层的材料采用未掺杂的氮化镓(GaN)，氮化镓和蓝宝石的晶格常数相差较大，导致沟道层和衬底之间存在较大的晶格失配。晶格失配产生的应力和缺陷会较多引入到沟道层中，使得沟道层整体呈弱N型，沟道层内电子的浓度偏高，进而影响到沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成有高浓度、高迁移率的二维电子气。
技术实现思路
本专利技术实施例提供了一种高电子迁移率晶体管及其制备方法，能够解决现有技术沟道层内电子的浓度偏高，影响沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成有高浓度、高迁移率的二维电子气的问题。所述技术方案如下：一方面，本专利技术实施例提供了一种高电子迁移率晶体管，所述高电子迁移率晶体管包括衬底、沟道层、势垒层、源极、漏极和栅极，所述沟道层和所述势垒层依次层叠在所述衬底上，所述源极、所述漏极和所述栅极分别设置在所述势垒层上，所述源极和所述漏极均与所述势垒层形成欧姆接触，所述栅极与所述势垒层形成肖特基接触；所述沟道层包括第一子层和插入在所述第一子层中的第二子层，所述第一子层为未掺杂的GaN层，所述第二子层为ZrO2薄膜。可选地，所述第二子层与所述第一子层设置所述源极、所述漏极和所述栅极的表面之间的距离为5nm～10nm。优选地，所述第二子层的厚度为0.5nm～5nm。更优选地，所述第一子层的厚度为所述第二子层的厚度的10倍～20倍。另一方面，本专利技术实施例提供了一种高电子迁移率晶体管的制备方法，所述制备方法包括：提供一衬底；在所述衬底上依次形成沟道层和势垒层；其中，所述沟道层包括第一子层和插入在所述第一子层中的第二子层，所述第一子层为未掺杂的GaN层，所述第二子层为ZrO2薄膜；在所述势垒层上形成源极和漏极，所述源极和所述漏极均与所述势垒层形成欧姆接触；在所述势垒层上形成栅极，所述栅极与所述势垒层形成肖特基接触。可选地，所述第二子层采用原子层沉积方法形成。优选地，采用原子层沉积方法形成所述第二子层，包括：在部分的所述第一子层形成之后，将所述衬底放入反应室内；向所述反应室内通入四氯化锆，所述四氯化锆吸附在已形成的所述第一子层的表面；向所述反应室内通入水蒸气或者臭氧，所述水蒸气或者臭氧与所述第一子层的表面的四氯化锆反应，在已形成的所述第一子层的表面沉积ZrO2薄膜。优选地，采用原子层沉积方法形成所述第二子层，包括：在部分的所述第一子层形成之后，将所述衬底放入反应室内；向所述反应室内通入水蒸气或者臭氧，所述水蒸气或者臭氧吸附在已形成的所述第一子层的表面；向所述反应室内通入四氯化锆，所述四氯化锆与所述第一子层的表面的水蒸气或者臭氧反应，在已形成的所述第一子层的表面沉积ZrO2薄膜。可选地，所述制备方法还包括：在所述第二子层形成之前，对已形成的所述第一子层进行退火处理。可选地，所述制备方法还包括：在所述第二子层形成之后，对所述第二子层进行退火处理。本专利技术实施例提供的技术方案带来的有益效果是：通过在未掺杂的GaN层中插入ZrO2薄膜形成沟道层，由于ZrO2的介电常数较高，对电子具有良好的隔离性，因此插入未掺杂的GaN层中的ZrO2薄膜可以将沟道层内的电子有效隔离，避免对沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成的二维电子气造成影响，增强二维电子气，降低高电子迁移率晶体管的功耗，同时增强高电子迁移率晶体管的抗击穿能力。而且ZrO2薄膜还可以阻断沟道层内晶格失配产生的应力和缺陷延伸，降低与势垒层接触的沟道层内的电子浓度，改善极化电场下的空间电荷分布，提升高电子迁移率晶体管的均匀性和一致性。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术实施例提供的一种高电子迁移率晶体管的结构示意图；图2是本专利技术实施例提供的沟道层的结构示意图；图3是本专利技术实施例提供的一种高电子迁移率晶体管的制备方法的流程图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术实施方式作进一步地详细描述。本专利技术实施例提供了一种高电子迁移率晶体管。图1为本专利技术实施例提供的一种高电子迁移率晶体管的结构示意图。参见图1，该高电子迁移率晶体管包括衬底10、沟道层21、势垒层22、源极31、漏极32和栅极33，沟道层21和势垒层22依次层叠在衬底10上，源极31、漏极32和栅极33分别设置在势垒层22上。源极31和漏极32均与势垒层22形成欧姆接触，栅极33与势垒层22形成肖特基接触。图2为本专利技术实施例提供的沟道层的结构示意图。参见图2，沟道层21包括第一子层21a和插入在第一子层21a中的第二子层21b，第一子层21a为未掺杂的GaN层，第二子层21b为ZrO2薄膜。本专利技术实施例通过在未掺杂的GaN层中插入ZrO2薄膜形成沟道层，由于ZrO2的介电常数较高，对电子具有良好的隔离性，因此插入未掺杂的GaN层中的ZrO2薄膜可以将沟道层内的电子有效隔离，避免对沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成的二维电子气造成影响，增强二维电子气，降低高电子迁移率晶体管的功耗，同时增强高电子迁移率晶体管的抗击穿能力。而且ZrO2薄膜还可以阻断沟道层内晶格失配产生的应力和缺陷延伸，降低与势垒层接触的沟道层内的电子浓度，改善极化电场下的空间电荷分布，提升高电子迁移率晶体管的均匀性和一致性。可选地，如图2所示，第二子层21b与第一子层21a设置源极31、漏极32和栅极33的表面之间的距离s可以为5nm～10nm，如8nm。第二子层距离沟道层和势垒层的异质结界面处较近，可以有效隔离沟道层内的电子，减小对沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成的二维电子气的影响，同时保证沟道层(GaN)和势垒层(AlGaN)的异质结界面处能够形成的二维电子气。优选地，如图2所示，第二子层21b的厚度d可以为0.5nm～5nm，如3nm。既能隔离沟道层内的电子，减小对沟道层(GaN)和势垒层(AlGaN)的异质结界面处形成的二维电子气的影响，又能尽可能避免对沟道层本身晶体结构的影响，有利于后续的外延生长。更优选地，第本文档来自技高网...

【技术保护点】
1.一种高电子迁移率晶体管，所述高电子迁移率晶体管包括衬底、沟道层、势垒层、源极、漏极和栅极，所述沟道层和所述势垒层依次层叠在所述衬底上，所述源极、所述漏极和所述栅极分别设置在所述势垒层上，所述源极和所述漏极均与所述势垒层形成欧姆接触，所述栅极与所述势垒层形成肖特基接触；其特征在于，所述沟道层包括第一子层和插入在所述第一子层中的第二子层，所述第一子层为未掺杂的GaN层，所述第二子层为ZrO2薄膜。

【技术特征摘要】
1.一种高电子迁移率晶体管，所述高电子迁移率晶体管包括衬底、沟道层、势垒层、源极、漏极和栅极，所述沟道层和所述势垒层依次层叠在所述衬底上，所述源极、所述漏极和所述栅极分别设置在所述势垒层上，所述源极和所述漏极均与所述势垒层形成欧姆接触，所述栅极与所述势垒层形成肖特基接触；其特征在于，所述沟道层包括第一子层和插入在所述第一子层中的第二子层，所述第一子层为未掺杂的GaN层，所述第二子层为ZrO2薄膜。2.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述第二子层与所述第一子层设置所述源极、所述漏极和所述栅极的表面之间的距离为5nm～10nm。3.根据权利要求2所述的高电子迁移率晶体管，其特征在于，所述第二子层的厚度为0.5nm～5nm。4.根据权利要求3所述的高电子迁移率晶体管，其特征在于，所述第一子层的厚度为所述第二子层的厚度的10倍～20倍。5.一种高电子迁移率晶体管的制备方法，其特征在于，所述制备方法包括：提供一衬底；在所述衬底上依次形成沟道层和势垒层；其中，所述沟道层包括第一子层和插入在所述第一子层中的第二子层，所述第一子层为未掺杂的GaN层，所述第二子层为ZrO2薄膜；在所述势垒层上形成源极和漏极，所述源极和所述漏极均与所述势垒层形成欧姆接触；在所述势垒层上形成栅...

【专利技术属性】
技术研发人员：郭炳磊，葛永晖，王群，吕蒙普，李鹏，
申请(专利权)人：华灿光电浙江有限公司，
类型：发明
国别省市：浙江,33