记忆胞制造技术

本发明专利技术提供一种记忆胞，其包括第一晶体管、反相器以及第二晶体管。第一晶体管的第一端用以做为记忆胞的数据输入端。第一晶体管的控制端接收写入控制信号。第一晶体管的第二端耦接记忆节点。反相器的输入端耦接记忆节点。反相器的输出端用以做为记忆胞的数据输出端。第二晶体管的第一端耦接第一电压。第二晶体管的控制端耦接反相器的输出端。第二晶体管的第二端耦接记忆节点。第二晶体管的基体耦接第二电压，其中第二电压的电压值不等于第一电压的电压值，以降低第二晶体管的漏电流。

【技术实现步骤摘要】
记忆胞
本专利技术涉及一种记忆胞，尤其涉及一种可改善漏电流状况的记忆胞。
技术介绍
在深次微米技术中，晶体管的漏电流(leakage)已成为一个非常关键且不可忽视的问题。特别是，在以晶体管所设计的记忆胞中，漏电流会造成其所储存的数据发生错误。因此，如何改善记忆胞的漏电流，是本领域技术人员所面临的重大课题之一。
技术实现思路
有鉴于此，本专利技术提供一种可改善漏电流状况的记忆胞。本专利技术的记忆胞包括第一晶体管、反相器以及第二晶体管。第一晶体管的第一端用以做为记忆胞的数据输入端。第一晶体管的控制端接收写入控制信号。第一晶体管的第二端耦接记忆节点。反相器的输入端耦接记忆节点。反相器的输出端用以做为记忆胞的数据输出端。第二晶体管的第一端耦接第一电压。第二晶体管的控制端耦接反相器的输出端。第二晶体管的第二端耦接记忆节点。第二晶体管的基体耦接第二电压，其中第二电压的电压值不等于第一电压的电压值，以降低第二晶体管的漏电流。在本专利技术的一实施例中，上述的第二晶体管为P型金氧半场效晶体管，第一电压与第二电压为正电压，且第二电压的电压值高于第一电压的电压值。在本专利技术的一实施例中，上述的第一晶体管为N型金氧半场效晶体管，且第一晶体管的基体耦接负电压。在本专利技术的一实施例中，上述的第一晶体管为P型金氧半场效晶体管，且第一晶体管的基体耦接第二电压。在本专利技术的一实施例中，上述的第二晶体管为N型金氧半场效晶体管，第一电压为接地电压，且第二电压为负电压。在本专利技术的一实施例中，上述的第一晶体管为P型金氧半场效晶体管，且第一晶体管的基体耦接第三电压，其中第三电压为正电压，且第三电压的电压值高于记忆胞的数据输入端的电压值。基于上述，在本专利技术实施例所提出的记忆胞中，通过增加记忆胞的晶体管的基体效应，以降低晶体管与记忆节点之间的漏电流，可有效防止记忆节点所储存的数据发生错误。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。附图说明下面的所附附图是本专利技术的说明书的一部分，示出了本专利技术的示例实施例，所附附图与说明书的描述一起说明本专利技术的原理。图1是依照本专利技术一实施例所示出的记忆胞的电路架构示意图。图2是依照本专利技术另一实施例所示出的记忆胞的电路架构示意图。图3是依照本专利技术又一实施例所示出的记忆胞的电路架构示意图。图4是依照本专利技术又一实施例所示出的记忆胞的电路架构示意图。【符号说明】100、200、300、400：记忆胞120：反相器CS：写入控制信号E_IN：数据输入端E_OUT：数据输出端MN1、MP1：第一晶体管MP2、MN2：第二晶体管SN：记忆节点VN：负电压VG、VP1：第一电压VN2、VP2：第二电压VP3：第三电压具体实施方式为了使本专利技术的内容可以被更容易明了，以下特举实施例做为本专利技术确实能够据以实施的范例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件，是代表相同或类似部件。图1是依照本专利技术一实施例所示出的记忆胞的电路架构示意图。请参照图1，记忆胞100包括第一晶体管MN1、第二晶体管MP2以及反相器120。第一晶体管MN1的第一端用以做为记忆胞100的数据输入端E_IN，第一晶体管MN1的控制端接收写入控制信号CS，且第一晶体管MN1的第二端耦接记忆节点SN。其中可通过写入控制信号CS导通第一晶体管MN1，以将数据输入端E_IN的数据写入记忆节点SN，并在数据输入端E_IN的数据写入记忆节点SN之后，关断第一晶体管MN1，以将数据储存在记忆节点SN。反相器120的输入端耦接记忆节点SN。反相器120的输出端用以做为记忆胞100的数据输出端E_OUT。第二晶体管MP2的第一端耦接第一电压VP1。第二晶体管MP2的控制端耦接反相器120的输出端。第二晶体管MP2的第二端耦接记忆节点SN。第二晶体管MP2的基体耦接第二电压VP2。特别是，为了降低第二晶体管MP2的漏电流，第二电压VP2的电压值不等于第一电压VP1的电压值。详细来说，在图1所示的实施例中，第二晶体管MP2为P型金氧半场效晶体管，第一电压VP1与第二电压VP2皆为正电压，且第二电压VP2的电压值高于第一电压VP1的电压值。如此一来，可增加第二晶体管MP2的基体效应，以降低自第二晶体管MP2流入记忆节点SN的漏电流，从而防止记忆节点SN所储存的数据发生错误。举例来说，当记忆节点SN所储存的数据为逻辑低电平的数据时，反相器120的输出端为逻辑高电平，因此第二晶体管MP2为截止状态，故而记忆节点SN所储存的数据可保持在逻辑低电平。然而，若第二晶体管MP2于截止状态下的漏电流过大，将会导致记忆节点SN的电压逐渐上升，并最终通过反相器120而导通第二晶体管MP2，致使记忆节点SN所储存的数据成为逻辑高电平数据。因此，通过增加第二晶体管MP2的基体效应，以降低第二晶体管MP2流至记忆节点SN的漏电流，可有效防止记忆节点SN所储存的数据发生错误。另外，在图1所示的实施例中，第一晶体管MN1为N型金氧半场效晶体管，且第一晶体管MN1的基体耦接负电压VN以增加第一晶体管MN1的基体效应，但本专利技术不限于此。可以理解的是，通过增加第一晶体管MN1的基体效应，以降低第一晶体管MN1与记忆节点SN之间的漏电流，也可有效防止记忆节点SN所储存的数据发生错误。在本专利技术的一实施例中，反相器120可采用互补式金属氧化物半导体(ComplementaryMetal-Oxide-Semiconductor，CMOS)反相器来实现，但本专利技术不限于此。由于CMOS反相器包括一个P型金氧半场效晶体管与一个N型金氧半场效晶体管，如此一来，图1所示的记忆胞100则可视为四晶体管式记忆胞(4Tmemorycell)。图2是依照本专利技术另一实施例所示出的记忆胞的电路架构示意图。请参照图2，记忆胞200包括第一晶体管MP1、第二晶体管MP2以及反相器120。图2的记忆胞200类似于图1的记忆胞100，两者的差异仅在于：图1的第一晶体管MN1为N型金氧半场效晶体管，且第一晶体管MN1的基体耦接负电压VN以降低第一晶体管MN1与记忆节点SN之间的漏电流；而图2的第一晶体管MP1为P型金氧半场效晶体管，且第一晶体管MP1的基体耦接第二电压VP2以降低第一晶体管MP1与记忆节点SN之间的漏电流。通过降低第一晶体管MP1与记忆节点SN之间的漏电流，可有效防止记忆节点SN所储存的数据发生错误。另外，关于图2的记忆胞200的其他实施细节及运作，可参考上述图1的相关说明，在此不再赘述。图3是依照本专利技术又一实施例所示出的记忆胞的电路架构示意图。请参照图3，记忆胞300包括第一晶体管MN1、第二晶体管MN2以及反相器120。第一晶体管MN1的第一端用以做为记忆胞300的数据输入端E_IN，第一晶体管MN1的控制端接收写入控制信号CS，且第一晶体管MN1的第二端耦接记忆节点SN。其中可通过写入控制信号CS导通第一晶体管MN1，以将数据输入端E_IN的数据写入记忆节点SN，并在数据输入端E_IN的数据写入记忆节点SN之后，关断第一晶体管MN1，以将数据储存在记忆节点SN。反相器120的输入端耦接记忆节点SN。反相器120的输出端用以做为记忆胞300的数据输出端E_OUT。第二晶体管MN2的第一端耦接第一电本文档来自技高网...

【技术保护点】
1.一种记忆胞，其特征在于，包括：第一晶体管，所述第一晶体管的第一端用以做为所述记忆胞的数据输入端，所述第一晶体管的控制端接收写入控制信号，且所述第一晶体管的第二端耦接记忆节点；反相器，所述反相器的输入端耦接所述记忆节点，且所述反相器的输出端用以做为所述记忆胞的数据输出端；以及第二晶体管，所述第二晶体管的第一端耦接第一电压，所述第二晶体管的控制端耦接所述反相器的所述输出端，所述第二晶体管的第二端耦接所述记忆节点，且所述第二晶体管的基体耦接第二电压，其中所述第二电压的电压值不等于所述第一电压的电压值，以降低所述第二晶体管的漏电流。

【技术特征摘要】
2017.10.05 US 62/568,7721.一种记忆胞，其特征在于，包括：第一晶体管，所述第一晶体管的第一端用以做为所述记忆胞的数据输入端，所述第一晶体管的控制端接收写入控制信号，且所述第一晶体管的第二端耦接记忆节点；反相器，所述反相器的输入端耦接所述记忆节点，且所述反相器的输出端用以做为所述记忆胞的数据输出端；以及第二晶体管，所述第二晶体管的第一端耦接第一电压，所述第二晶体管的控制端耦接所述反相器的所述输出端，所述第二晶体管的第二端耦接所述记忆节点，且所述第二晶体管的基体耦接第二电压，其中所述第二电压的电压值不等于所述第一电压的电压值，以降低所述第二晶体管的漏电流。2.根据权利要求1所述的记忆胞，其中所述第二晶体管为P型金氧半场效晶体管，所述第一电压与所述第二电压为正电压，且所述第二电压的电压...

【专利技术属性】
技术研发人员：印秉宏，王佳祥，
申请(专利权)人：印芯科技股份有限公司，
类型：发明
国别省市：中国香港,81