缓冲器装置、包括该缓冲器装置的存储器模块和存储器系统制造方法及图纸

本申请提供一种缓冲器装置以及包括该缓冲器装置的存储器模块和存储器系统，所述缓冲器装置包括用于对多个存储器装置执行训练操作的结构，以确保数据可靠。存储器控制器构造为控制对多个存储器装置的存储操作。存储器模块包括多个存储器装置以及连接在所述存储器装置和所述存储器控制器之间的缓冲器装置。缓冲器装置对存储器装置执行训练操作，该缓冲器装置包括具有信号延迟电路的训练块，并且存储器控制器通过控制所述训练块来执行所述训练操作。

Buffer device, memory module and memory system including the buffer device

The application provides a buffer device and a memory module and a memory system including the buffer device, which includes a structure for performing training operations on multiple memory devices to ensure data reliability. The memory controller is constructed to control the storage operation of a plurality of memory devices. The memory module includes a plurality of memory devices and a buffer device connected between the memory device and the memory controller. The buffer device performs a training operation on the memory device, which includes a training block with a signal delay circuit, and the memory controller performs the training operation by controlling the training block.

【技术实现步骤摘要】
缓冲器装置、包括该缓冲器装置的存储器模块和存储器系统相关申请的交叉引用本申请要求于2017年9月13日在韩国知识产权局提交的韩国专利申请No.10-2017-0117232的优先权，其公开内容以引用的方式合并于此。
本专利技术构思涉及对多个存储器装置执行训练操作的存储器系统，更特别地，涉及支持对多个存储器装置进行训练操作的缓冲器装置以及各自都包括该缓冲器装置的存储器模块和存储器系统。
技术介绍
由于存储器技术的发展，用于写入和读取大量数据的存储器系统一直处于开发中。在该情况下，多个存储器装置连接至包括在存储器系统中的存储器控制器，以便控制包括写入操作和读取操作的存储操作。然而，在多个存储器装置连接至一个存储器控制器的结构中，存储器控制器具有高的输出阻抗，因此，从存储器控制器输出的信号不足以到达多个存储器装置。在这样的存储器系统中，缓冲器装置可以连接在存储器控制器和多个存储器装置之间。缓冲器装置可以驱动从存储器控制器接收的信号并将该经驱动的信号以足够的信号强度发送至存储器装置。存储器控制器在上电之后对存储器装置执行训练操作，以补偿经由数据DQ线发送的数据信号(或DQ信号)和经由数据选通DQS线发送的数据选通信号(或DQS信号)中的至少一个的时序，以建立最佳校准条件并控制存储操作。以这种方式，已经进行研究以提供一种包括缓冲器装置的存储器系统，在该存储器系统中可以对多个存储器装置有效地执行训练操作。
技术实现思路
本专利技术构思的实施例提供一种存储器模块以及包括该存储器模块的存储器系统，在该存储器模块中可以使用缓冲器装置对多个存储器装置有效地执行训练操作。根据本专利技术构思的实施例，提供一种存储器系统，包括：存储器模块，其包括多个存储器装置；存储器控制器，其构造为控制对多个存储器装置的存储操作；以及缓冲器装置，其连接在存储器装置和存储器控制器之间，所述缓冲器装置包括构造为对多个存储器装置执行训练操作的训练块；其中，所述存储器控制器构造为控制所述训练块来执行所述训练操作。根据本专利技术构思的实施例，提供一种存储器系统，包括：存储器控制器，其构造为控制对多个存储器装置的存储操作；以及存储器模块，其包括多个存储器装置以及连接在所述多个存储器装置和存储器控制器之间的缓冲器装置，其中所述缓冲器装置包括构造为对所述多个存储器装置执行训练操作的训练块，并且所述训练块使用第一训练数据和第一数据选通信号来执行所述训练操作，所述第一训练数据和第一数据选通信号都是从所述多个存储器装置中用于训练操作的目标存储器装置中接收的，并且所述训练块时序生成第一时序补偿信息，用于由所述缓冲器装置在针对所述多个存储器装置发送/接收的与存储操作相关的信号的时序补偿操作期间进行参考。根据本专利技术构思的实施例，提供一种存储器模块，包括：多个存储器装置；以及多个缓冲器装置，其构造为将信号路由到所述多个存储器装置以及路由来自所述多个存储器装置的信号，其中所述多个缓冲器装置包括：第一子缓冲器装置，其连接至所述多个存储器装置中的第一存储器装置；第二子缓冲器装置，其连接至所述多个存储器装置中的第二存储器装置；以及主缓冲器装置，其连接至第一子缓冲器装置以及第二子缓冲器装置，并且所述主缓冲器装置构造为对所述第一子缓冲器装置和所述第二子缓冲器装置执行第一训练操作，所述第一子缓冲器装置构造为对所述第一存储器装置执行第二训练操作，所述第二子缓冲器装置构造为对所述第二存储器装置执行第三训练操作。第一训练操作、第二训练操作和第三训练操作包括生成针对读取训练操作和写入训练操作中的一个或多个的时序补偿信息。根据本专利技术构思的实施例，提供一种半导体封装件，包括：缓冲器层，其构造为与存储器控制器进行通信；至少一个存储器层，其堆叠在缓冲器层上并且包括至少一个存储器核；以及至少一个硅通孔(TSV)，其穿过所述至少一个存储器层，其中缓冲器层包括具有信号延迟电路的训练块，并且所述训练块构造为对存储器层的至少一个存储器核执行训练操作，并且存储器控制器针对要执行的训练操作控制信号延迟电路的延迟度。根据本专利技术构思的实施例，提供一种半导体封装件，包括：缓冲器层，构造为路由存储器控制器和存储器核之间的信号；至少一个存储器层，其堆叠在缓冲器层上并且包括至少一个存储器核；以及穿过至少一个存储器层的至少一个硅通孔(TSV)，其中缓冲器层对至少一个存储器层的至少一个存储器核执行训练操作并根据至少一个存储器核生成用于在缓冲器层和至少一个存储器层之间发送/接收信号的时序补偿信息。根据本专利技术构思的实施例，提供一种制造半导体封装件的方法，所述半导体封装件包括具有构造为执行训练操作的结构的存储器系统，所述方法包括：形成作为半导体封装件的一部分的存储器系统，所述存储器系统包括具有存储器单元阵列的一个或多个存储器芯片、存储器控制器以及用于路由一个或多个存储器芯片与存储器控制器之间的发送/接收信号的缓冲器芯片，并且缓冲器芯片包括具有判定电路的训练块，所述判定电路确定在缓冲器芯片和存储器芯片之间发送和接收的信号的时序补偿度；并且缓冲器芯片独立于存储器控制器来对一个或多个存储器芯片执行训练操作。根据本专利技术构思的实施例，同时执行缓冲器芯片与存储器控制器之间以及一个或多个存储器芯片与缓冲器芯片之间的训练操作。根据本专利技术构思的实施例，彼此重叠地执行缓冲器芯片与存储器控制器之间以及一个或多个存储器芯片与缓冲器芯片之间的训练操作。根据本专利技术构思的实施例，提供一种制造半导体封装件的方法，所述半导体封装件包括具有构造为执行训练操作的结构的存储器系统，所述方法包括：形成作为半导体封装件的一部分的存储器系统，所述存储器系统包括具有存储器单元阵列的一个或多个存储器芯片、存储器控制器以及用于路由一个或多个存储器芯片与存储器控制器之间的发送/接收信号的缓冲器芯片；以及通过存储器控制器对缓冲器芯片执行训练操作，并且随后在存储器控制器的控制下，利用缓冲器芯片对一个或多个存储器芯片执行训练操作。附图说明通过以下参考附图的详细说明，将更加清晰地理解本专利技术构思的实施例，在附图中：图1是根据本专利技术构思的实施例的存储器系统的示意性框图；图2是示出根据本专利技术构思的实施例的在图1的存储器系统中执行训练操作的流程图；图3A和图3B是示出对缓冲器装置进行的读取训练操作的框图，并且图3C和图3D是示出对缓冲器装置进行的写入训练操作的框图；图4A和图4B是示出使用缓冲器装置的训练块对多个存储器装置进行的读取训练操作的框图，并且图4C和图4D是示出使用缓冲器装置的训练块对多个存储器装置进行的写入训练操作的框图；图5是示出根据本专利技术构思的实施例的在图1的存储器系统中执行训练操作的流程图；图6A至图6C是示出缓冲器装置对存储器装置进行的读取训练操作的框图，并且图6D和图6E是用于说明缓冲器装置对存储器装置进行的写入训练操作的框图；图7是示出当根据本专利技术构思的实施例的缓冲器装置支持时序调整功能时，对存储器装置进行训练操作的框图；图8A和图8B是示出缓冲器装置的时序调整控制器的构造和操作的示图。图9是示出根据本专利技术构思的实施例的存储器控制器对缓冲器装置进行训练操作的框图，其中缓冲器装置生成时序补偿信息；图10A和图10B是示出根据本专利技术构思的实施例的生成时序补偿信息的缓冲器装置对存储器组进行训练本文档来自技高网...

【技术保护点】
1.一种存储器系统，包括：存储器模块，其包括多个存储器装置；存储器控制器，其构造为控制对所述多个存储器装置的存储操作；以及缓冲器装置，其连接在所述存储器装置和所述存储器控制器之间，所述缓冲器装置包括构造为对所述多个存储器装置执行训练操作的训练块；其中，所述存储器控制器构造为控制所述训练块来执行所述训练操作。

【技术特征摘要】
2017.09.13 KR 10-2017-01172321.一种存储器系统，包括：存储器模块，其包括多个存储器装置；存储器控制器，其构造为控制对所述多个存储器装置的存储操作；以及缓冲器装置，其连接在所述存储器装置和所述存储器控制器之间，所述缓冲器装置包括构造为对所述多个存储器装置执行训练操作的训练块；其中，所述存储器控制器构造为控制所述训练块来执行所述训练操作。2.根据权利要求1所述的存储器系统，其中，所述训练块包括信号延迟电路，并且所述存储器控制器构造为将对应于训练数据的模式数据与采样数据进行比较、基于所述模式数据与所述采样数据的比较结果生成用于控制所述信号延迟电路的延迟度的延迟控制信号、并且将所述延迟控制信号发送至所述缓冲器装置，所述采样数据是通过对来自在所述多个存储器装置中被选择为所述训练操作的对象的存储器装置的训练数据进行采样而生成的。3.根据权利要求2所述的存储器系统，其中，从所述缓冲器装置接收所述采样数据，并且所述训练块使用用于所述训练操作的数据选通信号来对所述训练数据进行采样以生成所述采样数据。4.根据权利要求2所述的存储器系统，其中，基于所述延迟控制信号，所述信号延迟电路将用于对所选择的存储器装置执行所述训练操作的信号进行延迟。5.根据权利要求1所述的存储器系统，其中，当对所述多个存储器装置执行存储操作时，所述存储器控制器基于执行所述训练操作的结果来生成第一时序补偿信息，所述第一时序补偿信息用于由所述缓冲器装置在针对所述存储器装置发送/接收的信号的时序补偿操作期间进行参考，所述第一时序补偿信息被发送到所述缓冲器装置。6.根据权利要求5所述的存储器系统，其中，所述多个存储器装置发送/接收的信号包括由所述缓冲器装置发送至所述多个存储器装置的第一数据选通信号以及所述缓冲器装置从所述多个存储器装置接收的第二数据选通信号。7.根据权利要求5所述的存储器系统，其中，所述第一时序补偿信息包括与所述多个存储器装置中的每一个对应的时序补偿信息。8.根据权利要求5所述的存储器系统，其中，所述缓冲器装置经由至少两个通道连接至所述多个存储器装置，并且所述第一时序补偿信息包括与所述通道中的每一个相对应的时序补偿信息。9.根据权利要求5所述的存储器系统，其中，所述缓冲器装置基于所述第一时序补偿信息对从所述存储器控制器接收的信号和从所述存储器装置接收的信号的时序进行补偿，并且将从所述存储器控制器接收的信号发送至所述存储器装置以及将从所述存储器装置接收的信号发送至所述存储器控制器。10.根据权利要求1所述的存储器系统，其中，当对所述缓冲器装置执行所述训练操作以及对所述存储器装置执行所述存储操作时，所述存储器控制器基于对所述缓冲器装置执行训练操作的结果生成第二时序补偿信息，所述第二时序补偿信息用于由所述存储器控制器在针对所述缓冲器装置发送/接收的信号的时序补偿操作期间进行参考。11.根据权利要求10所述的存储器系统，其中，基于所述第二时序补偿信息，所述存储器控制器对要发送至所述缓冲器装置的信号和从所述缓冲器装置接收的信号的时序进行补偿。12.根据权利要求10所述的存储器系统，其中，所述存储器控制器构造为首先对所述缓冲器装置执行所述训练操作，并且所述存储器控制器还构造为随后通过控制所述训练块的操作来对所述多个存储器装置执行所述训练操作。13.一种存储器系统，包括：存储器控制器，其构造为控制对多个存储器装置的存储操作；以及存储器模块，其包括所述多个存储器装置以及连接在所述多个存储器装置和所述存储器控制器之间的缓冲器装置，其中，所述缓冲器装置包括构造为对所述多个存储器装置执行训练操作的训练块，并且其中，所述训练块使用从所述多个存储器装置当中用于所述训练操作的目标存储器装置接收的第一训练数据和第一数据选通信号来执行所述训练操作，并且生成第...

【专利技术属性】
技术研发人员：李将雨，任政炖，郑秉勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR