存储器系统技术方案

一种存储器系统包括：缓冲存储器装置；以及存储器控制器，包括被配置成将数据输出到缓冲存储器装置的数据输出驱动器，其中数据输出驱动器包括：联接到输入/输出电源电压的上拉开关单元，上拉开关单元包括由根据输出的数据变化的数据信号控制的PMOS晶体管；包括联接到DQ焊盘的NMOS晶体管的上拉电阻器单元；由数据信号控制的下拉开关单元；以及联接到下拉开关单元的下拉电阻器单元。

Memory system

A memory system includes a buffer memory device and a memory controller, including a data output driver configured to output data to the buffer memory device, wherein the data output driver includes a pull-up switch unit connected to the input/output power supply voltage, and a pull-up switch unit includes a PMOS crystal controlled by a data signal varying according to the output data. Tube; Including pull-up resistor unit of NMOS transistor connected to DQ pad; pull-down switch unit controlled by data signal; and pull-down resistor unit connected to pull-down switch unit.

【技术实现步骤摘要】
存储器系统相关申请的交叉引用本申请要求于2017年9月11日提交的申请号为10-2017-0116025的韩国专利申请的优先权，其全部内容通过引用并入本文。
本专利技术总体涉及一种存储器系统，且更特别地，涉及一种用于存储器系统的改进的数据输出驱动器，以及一种采用该数据输出驱动器的存储器系统。
技术介绍
通常，存储器系统可包括非易失性存储器装置、缓冲存储器装置和存储器控制器。存储器控制器可高速地与缓冲存储器装置交换数据。当存储器控制器从缓冲存储器装置接收数据时，从缓冲存储器装置的输出缓冲器接收的数据信号输入存储器控制器的输入缓冲器。此时可能会发生信号反射。信号反射是一种由于存储器控制器的输入缓冲器的输入/输出端子的输入阻抗与数据传输线的阻抗之间不匹配导致输入到存储器控制器的输入缓冲器的数据信号的至少一部分被反射到数据传输线的现象。在缓冲存储器装置连续地输出数据信号的情况下，当输出数据信号的速度不高时，信号反射不会产生太大的问题。然而，如果输出数据信号的速度变得大于特定速度，则存储器控制器可能由于信号反射而不能稳定地接收数据信号。也就是说，发生从缓冲存储器装置接收的数据信号受到先前从缓冲存储器装置接收到的数据信号的反射信号干扰的情况。甚至当数据从缓冲存储器装置传输时，也可能发生信号反射。通常，为了防止信号反射，诸如片内终结校准电路的阻抗校准电路被设置在存储器控制器的数据输入/输出端子处，使得存储器控制器的数据输入/输出端子的阻抗与数据传输线的阻抗相匹配。
技术实现思路
本专利技术的各个实施例提供了一种包括数据输出驱动器的存储器系统，该数据输出驱动器能够在没有信号反射或显着降低信号反射的情况下进行高速数据输出操作。根据本公开的一个方面，提供了一种存储器系统，包括：缓冲存储器装置；以及存储器控制器，包括被配置成将数据输出到缓冲存储器装置的数据输出驱动器，其中数据输出驱动器包括：联接到输入/输出电源电压的上拉开关单元，上拉开关单元包括由根据输出的数据进行变化的数据信号控制的PMOS晶体管；包括联接到DQ焊盘的NMOS晶体管的上拉电阻器单元；由数据信号控制的下拉开关单元；以及联接到下拉开关单元的下拉电阻器单元。根据本公开的另一方面，提供了一种存储器系统，包括：包括至少一个DRAM的缓冲存储器装置；以及存储器控制器，其中存储器控制器包括：被配置成将数据输出到DRAM的数据输出驱动器；被配置成基于模式选择信号生成参考电压并改变参考电压的电平的参考电压生成单元；以及被配置成基于参考电压生成高电压上拉代码的上拉校准电路，其中数据输出驱动器包括：联接到输入/输出电源电压的上拉开关单元，上拉开关单元包括由根据数据进行变化的数据信号控制的PMOS晶体管；包括多个NMOS晶体管的上拉电阻器单元，上拉电阻器单元联接在DQ焊盘与上拉开关单元之间，上拉电阻器单元基于高电压上拉代码来确定多个NMOS晶体管中的每一个是否导通；由数据信号控制的下拉开关单元；以及联接到下拉开关单元的下拉电阻器单元。根据本公开的又一方面，提供了一种数据输出驱动器，包括：联接到输入/输出电源电压的上拉开关单元，上拉开关单元包括由根据数据进行变化的数据信号控制的PMOS晶体管；包括联接在DQ焊盘和上拉开关单元之间的多个NMOS晶体管的上拉电阻器单元；由数据信号控制的下拉开关单元；以及联接到下拉开关单元的下拉电阻器单元。从下面结合附图的描述中，本专利技术的这些和其它特征与优点对于本专利技术所属领域普通技术人员将变得显而易见。附图说明现在将参照附图在下文中更全面地描述示例性实施例；然而，它们可以不同的形式来实施，并且不应被解释为限于本文阐述的实施例。相反地，提供这些实施例以便使本公开彻底且充分，并且将示例性实施例的范围全面地传达给本领域的技术人员。在附图中，为了清楚说明，可以夸大尺寸。将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。相同的附图标记始终表示相同的元件。图1是示出根据本公开的实施例的存储器系统的示图。图2是示出根据本公开的实施例的存储器系统的示图。图3是示出图2所示的DRAM的示图。图4是示出图1所示的非易失性存储器装置的示图。图5是示出图1所示的存储器控制器的示图。图6是示出用于数据输入/输出操作的参考电压的示例性范围的示图。图7是示出根据本公开的实施例的上拉阻抗校准操作的示图。图8是示出根据本公开的实施例的下拉阻抗校准操作的示图。图9是示出根据本公开的实施例的下拉阻抗校准操作的示图。图10是示出根据本公开的实施例的上拉阻抗校准操作的示图。图11是示出根据本公开的实施例的数据输出驱动器的示图。图12是示出根据本公开的实施例的上拉电阻器单元的示图。图13是示出根据本公开的实施例的上拉电阻器单元的示图。图14是示出根据本公开的实施例的下拉电阻器单元的示图。图15是示出根据本公开的实施例的下拉电阻器单元的示图。图16是示出包括图1所示的存储器控制器的存储器系统的实施例的示图。图17是示出包括图1所示的存储器控制器的存储器系统的实施例的示图。图18是示出包括图1所示的存储器控制器的存储器系统的实施例的示图。图19是示出包括图1所示的存储器控制器的存储器系统的实施例的示图。具体实施方式在以下详细描述中，仅通过说明的方式仅示出和描述了本公开的某些示例性实施例。如本领域技术人员将认识到的，在不脱离本公开的实质或范围的情况下，描述的实施例可以各种不同的方式修改。因此，附图和描述在本质上被认为是说明性而非限制性的。在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者利用置于其间的一个或多个元件而间接连接或联接到另一元件。另外，除非存在不同的公开，否则当元件被称为“包括”部件时，这表示元件可进一步包括另一部件，而非排除另一部件。本文使用的术语仅是用于描述特定实施例的目的，并不旨在限制本专利技术。如本文使用的，单数形式也旨在包括复数形式，除非上下文另有清楚地说明。在以下描述中，为了提供本专利技术的全面理解，阐述了许多具体细节。可以在不具有一些或全部这些具体细节的情况下实施本专利技术。在其它情况下，为了防止不必要地模糊本专利技术，未详细地描述公知的进程结构和/或进程。图1是示出根据本公开的实施例的可操作地联接到主机2000的存储器系统1000的示图。参照图1，存储器系统1000可包括：即使在断电时也保持所存储的数据的非易失性存储器装置1100、用于临时存储数据的缓冲存储器装置1300以及用于在主机2000的控制下控制非易失性存储器装置1100和缓冲存储器装置1300的存储器控制器1200。主机2000可使用诸如以下的各种通信方式中的至少一种来与存储器系统1000通信：通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)以及低负载DIMM(LRDIMM)等。存储器控制器1200可控制存储器系统1000的全部操作，并本文档来自技高网...

【技术保护点】
1.一种存储器系统，其包括：缓冲存储器装置；以及存储器控制器，其包括被配置成将数据输出到所述缓冲存储器装置的数据输出驱动器，其中所述数据输出驱动器包括：上拉开关单元，其联接到输入/输出电源电压，所述上拉开关单元包括被根据所输出的数据变化的数据信号控制的PMOS晶体管；上拉电阻器单元，其包括联接到DQ焊盘的NMOS晶体管；下拉开关单元，其由所述数据信号控制；以及下拉电阻器单元，其联接到所述下拉开关单元。

【技术特征摘要】
2017.09.11 KR 10-2017-01160251.一种存储器系统，其包括：缓冲存储器装置；以及存储器控制器，其包括被配置成将数据输出到所述缓冲存储器装置的数据输出驱动器，其中所述数据输出驱动器包括：上拉开关单元，其联接到输入/输出电源电压，所述上拉开关单元包括被根据所输出的数据变化的数据信号控制的PMOS晶体管；上拉电阻器单元，其包括联接到DQ焊盘的NMOS晶体管；下拉开关单元，其由所述数据信号控制；以及下拉电阻器单元，其联接到所述下拉开关单元。2.根据权利要求1所述的存储器系统，其中所述上拉电阻器单元联接在所述上拉开关单元与所述DQ焊盘之间。3.根据权利要求2所述的存储器系统，其中所述上拉电阻器单元基于高电压上拉代码来控制上拉电阻器的电阻，以及所述高电压上拉代码的电压摆幅的大小大于所述输入/输出电源电压。4.根据权利要求3所述的存储器系统，其进一步包括端接到接地电压的校准电阻器，其中所述存储器控制器进一步包括上拉阻抗校准电路，所述上拉阻抗校准电路被配置成基于所述校准电阻器的电阻来生成所述高电压上拉代码。5.根据权利要求4所述的存储器系统，其进一步包括参考电压生成单元，所述参考电压生成单元被配置成基于模式选择信号来改变所述参考电压的电平，其中所述上拉阻抗校准电路基于所述参考电压生成所述高电压上拉代码。6.根据权利要求4所述的存储器系统，其中所述存储器控制器进一步包括下拉阻抗校准电路，所述下拉阻抗校准电路被配置成基于所述高电压上拉代码来生成下拉代码，其中所述下拉电阻器单元基于所述下拉代码来控制下拉电阻器的电阻。7.根据权利要求4所述的存储器系统，其中所述存储器控制器进一步包括：高电压泵，其被配置成通过泵浦从内部电源电压提供的电荷来生成高电压；以及电平移位器，其被配置成基于所述高电压将上拉代码改变为所述高电压上拉代码。8.根据权利要求7所述的存储器系统，其中从外部或主机装置通过内部电源电压焊盘提供所述内部电源电压，从外部或主机装置通过输入/输出电源电压焊盘提供所述输入/输出电源电压。9.根据权利要求3所述的存储器系统，其进一步包括被端接到所述输入/输出电源电压的校准电阻器，其中所述存储器控制器进一步包括下拉阻抗校准电路，所述下拉阻抗校准电路被配置成基于所述校准电阻器和参考电压来生成下拉代码，并且其中所述下拉电阻器单元基于所述下拉代码来控制所述下拉电阻器的电阻。10.根据权利要求9所述的存储器系统，其中所述存储器控制器进一步包括上拉阻抗校准电路，所述上拉阻抗校准电路被配置成基于所述下拉代码及所述参考电压来生成所述高电压上拉代码。11.一种存储器系统，其包括：缓冲存储器装置，其包括至少一个DRAM；以及存储器控制器，其中所述存储器...

【专利技术属性】
技术研发人员：金熙埈，黃敏淳，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR