一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，先在有源区上形成轻掺杂区，则通过轻掺杂区之间的区域限定出沟道区，而后，形成覆盖层，覆盖层中具有开口，该开口暴露出沟道区以及部分的轻掺杂区，进而，通过侧墙工艺，在开口的侧壁上形成侧墙，侧墙之间的间隙用于形成栅极，这样，通过侧墙进一步缩小了开口的尺寸，即栅极的尺寸，而无需更高端的光刻设备来实现栅极尺寸的减小，并通过侧墙之间的间隙限定出的栅极，其具有底部窄、上部宽的形貌，减小了栅极与沟道区接触的尺寸，实现器件速度的不断提高。该方法中，通过新的工艺方法来实现器件速度的不断提升，降低对高端设备的依赖，降低制造成本，使得器件速度可持续得到提高。

【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。
技术介绍
随着集成电路技术的不断发展，CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)器件的尺寸不断缩小、速度不断提高，这对器件的制造工艺不断提出新的挑战。随着对器件速度的要求不断提高，栅极的特征尺寸(CD，CriticalDimension)不断减小，这对光刻技术提出更高的要求，而高端光刻设备的价格非常昂贵且产量非常小，使得制造成本非常高昂，此外，光刻技术也存在极限，无法持续通过降低特征尺寸提高器件速度，这些都限制了器件速度的不断提高。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种半导体器件及其制造方法，低成本地实现器件速度的不断提升。为实现上述目的，本专利技术有如下技术方案：一种半导体器件的制造方法，包括：提供半导体衬底，所述衬底中形成有隔离结构，所述隔离结构之间的衬底为有源区；在有源区中进行轻掺杂源漏的掺杂，以形成轻掺杂区；在隔离结构以及所述轻掺杂区上形成覆盖层，所述覆盖层具有开口，所述开口暴露沟道区两侧的部分轻掺杂区；进行侧墙工艺，以在所述覆盖层开口的侧壁上形成侧墙，所述侧墙间具有间隙且所述间隙暴露沟道区；在所述间隙中形成栅极。可选地，所述在有源区中进行轻掺杂源漏的掺杂，以形成轻掺杂区，包括：形成光阻层；对所述光阻层进行修剪；进行轻掺杂源漏的掺杂，以形成轻掺杂区；去除光阻层。可选地，所述在有源区中进行轻掺杂源漏的掺杂，以形成轻掺杂区，包括：形成光阻层；进行轻掺杂源漏的带角度掺杂，以形成轻掺杂区；去除光阻层。可选地，在沟道区之外的有源区中进行轻掺杂源漏的掺杂，以形成轻掺杂区之前，所述有源区上还形成垫氧化物层。可选地，在形成栅极之前，还包括：去除所述覆盖层；在所述间隙的衬底上形成栅介质层；在形成栅极之后，还包括：在所述侧墙两侧的衬底中形成源漏区。可选地，所述覆盖层的材料为多晶硅，所述侧墙的材料为氮化硅。可选地，在所述间隙的衬底上形成栅介质层，包括：进行栅介质层的沉积，使得所述栅介质层覆盖所述间隙的侧壁、侧墙以及暴露的有源区的表面。一种半导体器件，包括：半导体衬底；所述衬底中的隔离结构，所述隔离结构之间的衬底为有源区；覆盖所述隔离结构以及有源区的层间介质层，所述层间介质层中具有开口，所述开口暴露轻掺杂源漏区和沟道区；所述开口相对的侧壁上设置有侧墙，所述侧墙之间具有间隙，沿沟道方向所述间隙的底部较上部具有更小的宽度；所述间隙中的栅极；所述侧墙下的衬底中的轻掺杂源漏区；所述侧墙两侧的有源区中的源漏区。可选地，所述侧墙的材料为氮化硅。可选地，还包括栅介质层，所述栅介质层覆盖所述间隙的内壁、侧墙以及源漏区的表面。本专利技术实施例提供的半导体器件及其制造方法，先在有源区上形成轻掺杂区，则通过轻掺杂区之间的区域限定出沟道区，而后，形成覆盖层，覆盖层中具有开口，该开口暴露出沟道区以及部分的轻掺杂区，进而，通过侧墙工艺，在开口的侧壁上形成侧墙，侧墙之间的间隙用于形成栅极，这样，通过侧墙进一步缩小了开口的尺寸，即栅极的尺寸，而无需更高端的光刻设备来实现栅极尺寸的减小，此外，在侧墙工艺中，侧墙材料的上部将被更多地去除，通过侧墙之间的间隙限定出的栅极，其也具有底部窄、上部宽的形貌，从而，减小了栅极与沟道区接触的尺寸，也就是沟道的实际尺寸，实现器件速度的不断提高。该方法中，通过新的工艺方法来实现器件速度的不断提升，降低对高端设备的依赖，降低制造成本，使得器件速度可持续得到提高。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了根据本专利技术实施例的半导体器件的制造方法的流程示意图；图2-9示出了根据本专利技术实施例的制造方法形成半导体器件的过程中器件的剖面结构示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。此外，本专利技术可以在不同实施例中重复参考数字和/或字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。正如
技术介绍
中的描述，随着对器件速度的要求不断提高，栅极的特征尺寸不断减小，这对光刻技术提出更高的要求，而高端光刻设备的价格非常昂贵且产量非常小，使得制造成本非常高昂，此外，光刻技术也存在极限，无法持续通过降低特征尺寸提高器件速度，这些都限制了器件速度的不断提高。为此，本申请提出了一种半导体器件及其制造方法，通过新的工艺方法来实现器件速度的不断提升，降低对高端设备的依赖，降低制造成本，使得器件速度可持续得到提高。为了更好地理解本申请的技术方案和技术效果，以下将结合流程图图1和附图2-9对具体的实施例进行详细的描述。参考图1所示，在步骤S01，提供半导体衬底100，所述衬底100中形成有隔离结构102，所述隔离结构102之间的衬底100为有源区，参考图1所示。在本申请实施例中，半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，SiliconOnInsulator)或GOI(绝缘体上锗，GermaniumOnInsulator)等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，该半导体衬底100可以为硅衬底。半导体衬底100可以为P型或N型衬底，衬底100中可以已经形成有阱区。可以通过阱掺杂来形成阱区，对于N型器件，可以进行P型掺杂，形成P阱，对于P型器件，可以进行N型掺杂，形成N阱，N型掺杂的掺杂粒子例如可以为N、P、As、S等，P型掺杂的掺杂粒子例如可以为B、Al、Ga或In等。半导体衬底100已经形成有隔离结构102，隔离结构102可以包括二氧化硅或其他可以分开器件的有源区的材料，隔离结构102的材料例如可以为氧化硅，隔离结构102例如可以为浅沟槽隔离(ShallowTrenchIsolation)。可以理解的是，在衬底100上形成隔离结构102，隔离结构102之间的半导体衬底100即为有源区，有源区用于形成有源器件，本实施例中的有源器件为CMOS器件。此外，衬底100的有源区上还可以形成有垫氧化物层104，如图2所示。垫氧化物层104起到在后续工艺中保护有源区衬底100表面的作用，可以通过热氧化工艺或者沉积工艺，在有源区上形成氧化本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，包括：提供半导体衬底，所述衬底中形成有隔离结构，所述隔离结构之间的衬底为有源区；在有源区中进行轻掺杂源漏的掺杂，以形成轻掺杂区；在隔离结构以及所述轻掺杂区上形成覆盖层，所述覆盖层具有开口，所述开口暴露沟道区两侧的部分轻掺杂区；进行侧墙工艺，以在所述覆盖层开口的侧壁上形成侧墙，所述侧墙间具有间隙且所述间隙暴露沟道区；在所述间隙中形成栅极。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：提供半导体衬底，所述衬底中形成有隔离结构，所述隔离结构之间的衬底为有源区；在有源区中进行轻掺杂源漏的掺杂，以形成轻掺杂区；在隔离结构以及所述轻掺杂区上形成覆盖层，所述覆盖层具有开口，所述开口暴露沟道区两侧的部分轻掺杂区；进行侧墙工艺，以在所述覆盖层开口的侧壁上形成侧墙，所述侧墙间具有间隙且所述间隙暴露沟道区；在所述间隙中形成栅极。2.根据权利要求1所述的制造方法，其特征在于，所述在有源区中进行轻掺杂源漏的掺杂，以形成轻掺杂区，包括：形成光阻层；对所述光阻层进行修剪；进行轻掺杂源漏的掺杂，以形成轻掺杂区；去除光阻层。3.根据权利要求1所述的制造方法，其特征在于，所述在有源区中进行轻掺杂源漏的掺杂，以形成轻掺杂区，包括：形成光阻层；进行轻掺杂源漏的带角度掺杂，以形成轻掺杂区；去除光阻层。4.根据权利要求1-3中任一项所述的制造方法，其特征在于，在沟道区之外的有源区中进行轻掺杂源漏的掺杂，以形成轻掺杂区之前，所述有源区上还形成垫氧化物层。5.根据权利要求1-3中任一项所述的制造方法，其特征在于，在形成...

【专利技术属性】
技术研发人员：盛备备，赵东光，王三坡，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北,42