半导体装置的制造方法制造方法及图纸

本公开涉及一种半导体装置的制造方法，包括：在衬底中形成第一沟槽，所述第一沟槽用于隔离第一类型的晶体管的有源区；在所述第一沟槽中形成第一绝缘填充物，所述第一填充物被配置为对相邻的有源区施加应力；在所述衬底中形成第二沟槽，所述第二沟槽用于隔离第二类型的晶体管的有源区；在所述第二沟槽中形成第二绝缘填充物，所述第二填充物被配置为对相邻的有源区施加应力。

【技术实现步骤摘要】
半导体装置的制造方法
本公开涉及半导体装置的制造方法。
技术介绍
在半导体领域中，通常期望对MOS晶体管引入应力，来提高载流子迁移率。然而，现有技术中对MOS晶体管引入应力的工艺复杂，兼容性差，制造成本显著提高。因此，存在对改进的制造方法的需要。
技术实现思路
根据本公开一个方面，提供了一种半导体装置的制造方法，包括：在衬底中形成第一沟槽，所述第一沟槽用于隔离第一类型的晶体管的有源区；在所述第一沟槽中形成第一绝缘填充物，所述第一填充物被配置为对相邻的有源区施加应力；在所述衬底中形成第二沟槽，所述第二沟槽用于隔离第二类型的晶体管的有源区；在所述第二沟槽中形成第二绝缘填充物，所述第二填充物被配置为对相邻的有源区施加应力。在一些实施例中，所述第一类型的晶体管是PMOS晶体管，所述第二类型的晶体管是NMOS晶体管，其中在所述第一沟槽中形成第一填充物包括：通过高纵横比等离子(HARP)沉积工艺在所述衬底上形成硅的氧化物，所形成的硅的氧化物至少填充所述第一沟槽；以及对所述硅的氧化物进行去除处理，以保留填充在所述第一沟槽中的硅的氧化物。在一些实施例中，在所述第二沟槽中形成第二填充物包括：通过高密度等离子(HDP)沉积工艺来在所述衬底上形成硅的氧化物，所形成的硅的氧化物至少填充所述第二沟槽；以及对所述硅的氧化物进行去除处理，以保留填充在所述第二沟槽中的硅的氧化物。在一些实施例中，所述第一类型的晶体管是NMOS晶体管，所述第二类型的晶体管是PMOS晶体管，其中在所述第一沟槽中形成第一填充物包括：通过高密度等离子(HDP)沉积工艺来在所述衬底上形成硅的氧化物，所形成的硅的氧化物至少填充所述第一沟槽；以及对所述硅的氧化物进行去除处理，以保留填充在所述第一沟槽中的硅的氧化物。在一些实施例中，在所述第二沟槽中形成第二填充物包括：通过高纵横比等离子(HARP)沉积工艺在所述衬底上形成硅的氧化物，所形成的硅的氧化物至少填充所述第二沟槽；以及对所述硅的氧化物进行去除处理，以保留填充在所述第二沟槽中的硅的氧化物。在一些实施例中，所述衬底包括硅衬底。在一些实施例中，所述第一晶体管的有源区设置在两个所述第一沟槽之间，所述第二晶体管的有源区设置在两个所述第二沟槽之间。在一些实施例中，在所述衬底中形成第一沟槽包括：在所述衬底上形成图案化的掩模；利用所述掩模对所述衬底进行蚀刻，以形成所述第一沟槽。在一些实施例中，在所述衬底中形成第二沟槽包括：在所述衬底上形成图案化的掩模；利用所述掩模对所述衬底进行蚀刻，以形成所述第二沟槽。在一些实施例中，所述方法还包括：在所述衬底上形成用于第一晶体管的栅极绝缘层和在栅极绝缘层上的栅极以及用于第二晶体管的栅极绝缘层和在栅极绝缘层上的栅极；在所述衬底中形成用于第一晶体管的源区和漏区以及用于第二晶体管的源区和漏区。附图说明附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本专利技术的原理，在附图中：图1A和1B示意性地示出了对于诸如NFET和PFET之类的半导体装置期望的应力方向；图2A-2I示出了根据本公开一些实施例的半导体装置的制作方法的部分步骤的部分示意截面图；图3示出了根据本公开一些实施例的半导体装置的部分示意截面图；以及图4示出了根据本公开一些实施例的半导体装置的部分截面图。注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的专利技术并不限于附图等所公开的位置、尺寸及范围等。具体实施方式以下结合附图详细地描述本公开的具体实施例。但应理解，对实施例的描述仅仅是说明性的，在任何意义上都不是对本申请所要求保护的专利技术的限制。除非另有具体说明或者上下文或其原理明示或者暗示，在示例性实施例中的组件和步骤的相对布置、表达式和数值等不作为对本申请所要保护的专利技术的限制。在本说明书中，对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。本文中所用的术语，仅仅是为了描述特定的实施例，而不意图限制本公开。应理解的是，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本专利技术的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。在本公开中，诸如“第一”、“第二”、“第三”等的序数词是为了避免构成要素的混淆而标记的，而不用于在任何方面上的优先次序。在本公开的上下文中，半导体装置意指这样的装置：该装置的至少一部分包括利用半导体材料形成的或利用半导体领域的原理进行操作的元件、器件、部件、组件或构成部分等。图1示意性地示出了对于诸如NFET和PFET之类的半导体装置期望的应力方向。对于NMOS晶体管，一般地，期望在其有源区中在面内(in-plain)方向引入张应力(tensilestress)，以提高载流子迁移率。另外，还期望在其有源区中的沟道区中在异面(out-of-plain)方向引入压应力(compressivestress)，类似地，这也可以提高载流子迁移率。对应地，对于PMOS晶体管，一般地，期望其有源区中在面内(in-plain)方向引入压应力，以提高载流子迁移率。另外，还期望在其有源区中的异面(out-of-plain)方向引入张应力，类似地，这也可以提高载流子迁移率。这里，所述面内方向可以包括在与沟道区的上表面基本共面或平行(或者与栅极的下表面基本平行)的面内的方向，例如，如图1A和1B中所示的X方向和Y方向。所述异面方向包括与有源区(或者沟道区)的上表面相交(例如，基本垂直)的方向，例如，如图1A和1B中所示的Z方向。应力会导致衬底(例如，诸如硅的半导体的衬底)的晶格点阵的压缩(compression)或扩张(expansion)，从而导致载流子的迁移率发生改变。然而，如前所述的，现有技术中的提高载流子迁移率的工艺流程复杂，且制造成本较高。本申请的专利技术人在深入的研究之后，提出了本公开的专利技术，来以工艺简化、成本节约的方式在半导体装置中引入应力。根据本公开的一些实施例，提供了一种半导体装置的制造方法。下面结合图2A-2I对该方法的步骤进行详细说明。图2A-2I示出了根据本公开实施例的半导体装置的制作方法的部分步骤的部分示意截面图。如图2A所示，提供衬底101。根据不同的实施例，衬底101可以是不同本文档来自技高网...

【技术保护点】
1.一种半导体装置的制造方法，包括：在衬底中形成第一沟槽，所述第一沟槽用于隔离第一类型的晶体管的有源区；在所述第一沟槽中形成第一绝缘填充物，所述第一填充物被配置为对相邻的有源区施加应力；在所述衬底中形成第二沟槽，所述第二沟槽用于隔离第二类型的晶体管的有源区；在所述第二沟槽中形成第二绝缘填充物，所述第二填充物被配置为对相邻的有源区施加应力。

【技术特征摘要】
1.一种半导体装置的制造方法，包括：在衬底中形成第一沟槽，所述第一沟槽用于隔离第一类型的晶体管的有源区；在所述第一沟槽中形成第一绝缘填充物，所述第一填充物被配置为对相邻的有源区施加应力；在所述衬底中形成第二沟槽，所述第二沟槽用于隔离第二类型的晶体管的有源区；在所述第二沟槽中形成第二绝缘填充物，所述第二填充物被配置为对相邻的有源区施加应力。2.根据权利要求1所述的方法，其中所述第一类型的晶体管是PMOS晶体管，所述第二类型的晶体管是NMOS晶体管，其中在所述第一沟槽中形成第一填充物包括：通过高纵横比等离子沉积工艺在所述衬底上形成硅的氧化物，所形成的硅的氧化物至少填充所述第一沟槽；以及对所述硅的氧化物进行去除处理，以保留填充在所述第一沟槽中的硅的氧化物。3.根据权利要求2所述的方法，其中在所述第二沟槽中形成第二填充物包括：通过高密度等离子沉积工艺来在所述衬底上形成硅的氧化物，所形成的硅的氧化物至少填充所述第二沟槽；以及对所述硅的氧化物进行去除处理，以保留填充在所述第二沟槽中的硅的氧化物。4.根据权利要求1所述的方法，其中所述第一类型的晶体管是NMOS晶体管，所述第二类型的晶体管是PMOS晶体管，其中在所述第一沟槽中形成第一填充物包括：通过高密度等离子沉积工艺来在所述衬底上形成硅的氧化物，所形成的硅的氧...

【专利技术属性】
技术研发人员：汤茂亮，王阳阳，刘少东，
申请(专利权)人：德淮半导体有限公司，
类型：发明
国别省市：江苏,32