半导体集成电路器件和数据比较方法技术

本发明专利技术提供一种半导体集成电路器件和数据比较方法。在不使用CPU的情况下比较存储器空间上的数据，并且基于比较的次数和与比较条件一致的次数中的至少一个，在中断条件下产生中断。中断控制器将中断信号输出到第一CPU核心或第二CPU核心。DMAC将存储器空间上的数据传输到第一缓冲器和第二缓冲器中的至少一个。比较电路将第一缓冲器的数据与第二缓冲器的数据比较。条件一致频率计数器对比较电路中的比较与比较条件一致的次数进行计数。中断请求电路基于条件一致频率计数器的值和比较频率计数器的值中的至少一个，向中断控制器输出中断请求。

Semiconductor Integrated Circuit Devices and Data Comparing Method

The invention provides a semiconductor integrated circuit device and a data comparison method. Compare data in memory space without using CPU, and interrupt occurs under interrupt condition based on at least one of the number of comparisons and the number of times consistent with the comparison condition. The interrupt controller outputs the interrupt signal to the first CPU core or the second CPU core. DMAC transfers data from memory space to at least one of the first buffer and the second buffer. The comparison circuit compares the data of the first buffer with that of the second buffer. Conditional Consistency Frequency Counter counts the number of comparisons in the comparison circuit that are consistent with the comparison conditions. The interrupt request circuit outputs the interrupt request to the interrupt controller based on at least one of the values of the conditional consistent frequency counter and the comparison frequency counter.

【技术实现步骤摘要】
半导体集成电路器件和数据比较方法相关申请的交叉引用于2017年9月15日提交的日本专利申请No.2017-178074的公开内容，包括说明书、附图和摘要的全部内容通过引用并入本文。
本专利技术涉及半导体集成电路器件和数据比较方法，以及涉及例如具有比较多个数据的功能的半导体集成电路器件和该半导体集成电路器件中的数据比较方法。
技术介绍
专利文献1公开了一种具有高可靠性AD(模数)转换功能的控制设备。专利文献1中所述的控制设备具有多对AD和操作模块。在专利文献1中，检查由各个AD模块转换的数据之间的差异离该差异的标准值有多远(差异检查)。每个操作模块具有CPU(中央处理单元)。在每个操作模块中，由CPU执行差异检查中的数据之间的比较等。专利文献2公开了一种校对系统。专利文献2中所述的校对系统具有多个多路复用CPU和数据校对器。每个CPU执行相同的处理并且将数据输出到存储器。数据校对器比较(校对)存储在存储器中的各个CPU的输出数据，并且输出其校对结果。在专利文献2中，数据校对器由包括异或门的硬件电路构成。[相关技术文件][专利文件][专利文献1]日本未审专利公开No.平成9(1997)-146709[专利文献2]日本专利No.5094591
技术实现思路
通常，CPU具有以按照两个操作数，诸如“一致”、“不一致”、“大于或等于”、“大于”、“小于或等于”以及“小于”等的条件执行比较的比较指令。比较指令的执行结果被反映到位于保持CPU的状态的寄存器中的标志(例如，T位)，其被称为PSW(程序状态字)。CPU的指令包括引用T位的指令。具体地，CPU的指令包括条件分支指令，诸如如果T位为“1”所采用的分支，或者如果T位为“0”所采用的分支。在专利文献1中，使用CPU执行容许误差的比较。在此，利用将待比较的数据之间的差和可容许误差作为操作数，通过比较指令执行容许误差的比较。在专利文献1中，CPU已被用于执行比较。因此，可以通过在CPU上执行的程序来执行诸如简单比较、容许误差的比较等的任意比较。然而，在专利文献1中，出现由于使用CPU的比较指令执行比较，所以直到获得比较结果为止所需的时间相对长的问题。与上文相反，在专利文献2中，由专用硬件读取和校对存储在存储器中的各个CPU的输出数据。在这种情况下，与使用CPU执行比较的情形相比，可以预期处理的速度提高。此外，可以减少CPU的处理负荷。然而，在专利文献2中，用于比较的方法限于“多路复用CPU的输出数据一致”的比较。从本说明书的描述和附图，本专利技术的其他目的和新颖特征将变得显而易见。根据本专利技术的一个方面，提供了一种半导体集成电路器件，包括将存储器空间上的数据传输到第一缓冲器和第二缓冲器的传输电路、将存储在第一缓冲器中的第一数据与存储在第二缓冲器中的第二数据比较的比较电路、计数比较次数的比较频率计数器、计数与比较条件一致的次数的比较条件一致频率计数器，以及基于比较次数和一致次数中的至少一个，输出中断请求的中断请求电路。根据一个方面，可以在不使用CPU的情况下比较存储器空间上的数据，并且基于比较次数和与比较条件一致的次数中的至少一个，在中断条件下产生中断。附图说明图1是示出根据实施例1，具有存储器比较电路的微控制器单元的框图；图2是示出可从CPU核心访问的存储器空间的图；图3A和3B分别是示出传输控制寄存器的说明的一个示例的图；图4A至4C分别是示出DMA传输的操作示例的时序图；图5A和5B分别是示出比较控制寄存器的说明的一个示例的图；图6A至6D是示出数据比较的操作示例的时序图；图7A至7D是示出数据比较的操作示例的时序图；图8A至8D是示出数据比较的操作示例的时序图；图9是示出比较电路的配置示例的框图；图10A至10D分别是示出对无符号数据的符号扩展的示例的图；图11A至11D分别是示出对补码数据2的符号扩展的示例的图；图12A到12D分别是示出对浮点数数据的符号扩展的示例的图；图13是示出条件一致确定电路的条件一致确定功能的功能表；图14是示出执行简单比较的各个部分的值的图；图15是示出执行误差容许比较的各个部分的值的图；图16A和16B分别是示出中断控制寄存器的说明的一个示例的图；图17是示出执行简单比较的各个部分的值的图；图18是示出CPU的设置过程的流程图；图19是示出用在实施例2中的存储器比较电路的一部分的框图；图20A和20B分别是示出用在实施例2中的中断控制寄存器的说明的一个示例的图；图21是示出执行简单比较和误差容许比较的各个部分的值的图；图22是示出根据实施例3，具有存储器比较电路的微控制器单元的框图；以及图23是示出在实施例3中，通过CPU的设置过程的流程图。具体实施方式在下文中，将参考附图，详细地描述具有用于解决所应用的问题的装置的优选实施例。为了清楚起见，适当地省略和简化了下述描述和附图。此外，就硬件而言，在附图中描述为执行各种处理的功能块的各个元件可以由CPU、存储器或其他电路构成，并且就软件而言，由加载在存储器等中的程序来实现。因此，本领域技术人员将理解到，这些功能块可以仅通过硬件、仅通过软件或它们的组合以各种形式实现。它们不限于任何一种。顺便说一句，在各个附图中，相同的元件分别由相同的附图标记表示，并且根据需要将省略它们的双重描述。此外，上述程序使用各种非瞬时性计算机可读介质存储，并且可以被提供给计算机。非瞬时性计算机可读介质包括各种基本记录介质。非瞬时性计算机可读介质的示例包括磁记录介质(例如，软盘、磁带、硬盘)、磁光记录介质(例如，磁光盘)、CD-ROM(只读存储器)、CD-R、CD-R/W和半导体存储器(例如，掩模ROM、PROM(可编程ROM)、EPROM(可擦除PROM)、闪存ROM、RAM(随机存取存储器))。此外，程序可以通过各种瞬时性计算机可读介质提供给计算机。瞬时性计算机可读介质的示例包括电信号、光信号和电磁波。瞬时性计算机可读介质能够通过诸如电线和光纤等的有线通信路径或无线通信路径，将程序提供给计算机。在下述实施例中，为方便起见，只要情形需要，本专利技术将通过被分成多个部分或实施例来描述。然而，除非另有特别说明，否则它们彼此不无关。其中一个与一些或所有其他的改进、应用、详细描述或补充说明等有关。此外，当在下述实施例中引用元件的数量等(包括件数、数值、数量、范围等)时，其数量不限于特定数量并且除了具体规定，并且原则上明确地限于特定数等外，可以大于或小于或等于特定数量。此外，在下述实施例中，其中采用的组件(还包括操作步骤等)并非总是必要的，除非特别指定并且原则上被认为是绝对必要等。当在下述实施例中，参考组件等的形状或位置关系等时，它们将包括与它们的形状等基本上类似或相似的那些，除了特别指定并且原则上认为不是绝对如此之外的那些之外。这甚至同样地适用于上述数量等(包括件数、数值、数量、范围等)。[实施例1]图1示出了根据实施例1的半导体集成电路器件。在本实施例中，半导体集成电路器件被配置为微控制器单元(MCU)。MCU10包括CPU核心A12、CPU核心B13、系统总线14、片上存储器15、存储器控制器16、外围总线控制器17、外围总线18、中断控制器19、DMAC(直接存储器存取控制器)20、AD转换电路21、通信电路22和本文档来自技高网...

【技术保护点】
1.一种半导体集成电路器件，包括：CPU；中断控制器，所述中断控制器向所述CPU输出中断信号；第一缓冲器和第二缓冲器，所述第一缓冲器和所述第二缓冲器分别在其中存储要比较的数据；传输电路，所述传输电路将从所述CPU可参考的存储器空间上的数据传输到所述第一缓冲器和所述第二缓冲器中的至少一个；比较电路，所述比较电路比较存储在所述第一缓冲器中的第一数据和存储在所述第二缓冲器中的第二数据；比较频率计数器，所述比较频率计数器计数所述比较电路中的比较次数；条件一致频率计数器，所述条件一致频率计数器计数所述比较电路的比较结果与比较条件一致的次数；以及中断请求电路，所述中断请求电路基于所述比较次数和所述比较结果与所述比较条件一致的次数中的至少一个，向所述中断控制器输出中断请求。

【技术特征摘要】
2017.09.15 JP 2017-1780741.一种半导体集成电路器件，包括：CPU；中断控制器，所述中断控制器向所述CPU输出中断信号；第一缓冲器和第二缓冲器，所述第一缓冲器和所述第二缓冲器分别在其中存储要比较的数据；传输电路，所述传输电路将从所述CPU可参考的存储器空间上的数据传输到所述第一缓冲器和所述第二缓冲器中的至少一个；比较电路，所述比较电路比较存储在所述第一缓冲器中的第一数据和存储在所述第二缓冲器中的第二数据；比较频率计数器，所述比较频率计数器计数所述比较电路中的比较次数；条件一致频率计数器，所述条件一致频率计数器计数所述比较电路的比较结果与比较条件一致的次数；以及中断请求电路，所述中断请求电路基于所述比较次数和所述比较结果与所述比较条件一致的次数中的至少一个，向所述中断控制器输出中断请求。2.根据权利要求1所述的半导体集成电路器件，其中，所述传输电路包括控制DMA(直接存储器存取)传输的DMA控制器，以及向所述DMA控制器请求开始所述DMA传输的DMA请求电路。3.根据权利要求1所述的半导体集成电路器件，进一步包括比较控制寄存器，所述比较控制寄存器用于控制所述比较电路中的比较条件。4.根据权利要求3所述的半导体集成电路器件，其中，所述比较条件包括以下中的至少一个：所述第一数据和所述第二数据彼此相等、所述第一数据和所述第二数据彼此不相等、所述第一数据大于或等于所述第二数据、所述第一数据大于所述第二数据、所述第一数据小于或等于所述第二数据以及所述第一数据小于所述第二数据；以及其中，所述比较控制寄存器具有用于设置所述比较条件的比较条件设置字段。5.根据权利要求3所述的半导体集成电路器件，其中，所述比较控制寄存器具有用于设置是否执行容许误差的比较的比较方法设置字段，以及用于设置容许误差的值的容许误差设置字段。6.根据权利要求3所述的半导体集成电路器件，其中，所述第一数据和所述第二数据分别具有从多个数据尺寸中选择的数据尺寸，以及从多个数据格式中选择的数据格式，以及其中，所述比较控制寄存器具有用于设置所述第一数据和所述第二数据的所述数据尺寸的数据尺寸设置字段，以及用于设置所述数据格式的数据格式设置字段。7.根据权利要求6所述的半导体集成电路器件，其中，所述比较电路包括第一符号扩展电路和第二符号扩展电路，所述第一符号扩展电路将所述第一数据符号扩展为具有大于所述数据尺寸中的最大数据尺寸的指定数据尺寸和指定数据格式的数据，所述第二符号扩展电路将所述第二数据符号扩展为具有所述指定数据尺寸和所述指定数据格式的数据，并且所述比较电路比较由所述第一符号扩展电路符号扩展的所述第一数据和由所述第二符号扩展电路符号扩展的所述第二数据。8.根据权利要求1所述的半导体集成电路器件，进一步包括传输控制寄存器，所述传输控制寄存器用于存储用于到所述第一缓冲器和所述第二缓冲器中的至少一个的数据传输的设置信息。9.根据权利要求8所述的半导体集成电路器件，其中，所述传输控制寄存器具有第一传输模式设置字段、第二传输模式设置字段、以及传输频率设置字段，所述第一传输模式设置字段用于设置到所述第一缓冲器的数据的传输模式，所述第二传输模式设置字段用于设置到所述第二缓冲器的数据的传输模式，所述传输频率设置字段用于设置数据传输的次数。10.根据权利要求9所述的半导体集成电路器件，其中，将第一值、第二值、或者第三值分别设置到所述第一传输模式设置字段和所述第二传输模式设置字段，所述第一值指示通过所述传输电路的所述数据传输不存在，所述第二值指示通过所述传输电路的所述数据传输的次数为一次，所述第三值指示通过所述传输电路的所述数据传输的次数是被设置到所述传输频率设置字段的传输次数。11.根据权利要求10所述的半导体集成电路器件，其中，所述比较电路包括：第一标志寄存器，指示存储在所述第一缓冲器中的数据是否有效的值被设置到所述第一标志寄存器；第二标志寄存器，指示存储在所述第二缓冲器中的数据是否有效的值被设置到所述第二标志寄存器；以及清除信号生成电路，所述清除信号生成电路产生清除信号，所述清除信号用于清除指示分别被设置到所述第一标志寄存器和所述第二标志寄存器的数据为有效的值，其中，当所述第一...

【专利技术属性】
技术研发人员：山田弘道，山手章弘，汤山洋一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP