高压半导体元件制造技术

本发明专利技术公开了一种高压半导体元件，包括基底、具有第二导电型的第一井区、具有第一导电型的第二井区、第一掺杂区、第二掺杂区、栅极结构以及多个隔离结构。第一井区位于基底上。第二井区位于第一井区旁的基底上。第一掺杂区位于第一井区中。第二掺杂区位于第二井区中。栅极结构位于第一掺杂区与第二掺杂区之间的基底上。隔离结构位于第一井区中。隔离结构交错排列成一阵列。各隔离结构包括介电柱与介电柱下方的顶掺杂区。第一井区的底面低于隔离结构的底面。

【技术实现步骤摘要】
高压半导体元件
本专利技术是有关于一种半导体元件，且特别是有关于一种高压半导体元件。
技术介绍
一般而言，高压半导体元件主要是应用在电源切换(Powerswitching)电路上。智能化所述电源切换电路，使得电源管理技术(powermanagementtechniques)更有效率已然成为一种趋势。在此趋势下，可将类比或数字控制电子元件与功率电晶体(powertransistors)整合在同一晶片上。随着科技进步，电子元件朝着轻薄化的趋势发展。由于电子元件的尺寸不断地缩小，维持高压半导体元件的高崩溃电压也愈发困难。因此，如何在一定的元件尺寸或是微型化的元件尺寸下提升高压半导体元件的崩溃电压将成为重要的一门课题。
技术实现思路
本专利技术提供一种高压半导体元件，其可有效地提升高压半导体元件的崩溃电压。本专利技术提供一种高压半导体元件，包括具有第一导电型的基底、具有第二导电型的第一井区、具有第一导电型的第二井区、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、栅极结构以及多个隔离结构。第一井区位于基底上。第二井区位于第一井区旁的基底上。第一掺杂区位于第一井区中。第二掺杂区位于第二井区中。栅极结构位于第一掺杂区与第二掺杂区之间的基底上。隔离结构位于第一井区中。隔离结构交错排列成一阵列。各隔离结构包括介电柱与介电柱下方的具有第一导电型的顶掺杂区。第一井区的底面低于隔离结构的底面。在本专利技术的一实施例中，所述隔离结构排列成多个隔离结构行，所述隔离结构行之间的间距一致。在本专利技术的一实施例中，所述隔离结构的所述顶掺杂区彼此分离。在本专利技术的一实施例中，所述隔离结构的所述顶掺杂区彼此连接，以形成掺杂图案，其自邻近所述栅极结构朝向所述第一掺杂区的方向延伸。在本专利技术的一实施例中，所述掺杂图案具有一致的掺杂深度。在本专利技术的一实施例中，所述隔离结构行的所述隔离结构的宽度不同。在本专利技术的一实施例中，所述隔离结构行的所述隔离结构的宽度自邻近所述栅极结构朝向所述第一掺杂区的方向渐减。在本专利技术的一实施例中，所述第一井区的底面与所述隔离结构的底面之间相距0.2μm至3μm。在本专利技术的一实施例中，所述高压半导体元件更包括多个具有所述第一导电型的埋入层，分别位于所述隔离结构与所述基底之间。在本专利技术的一实施例中，所述高压半导体元件更包括阻挡层配置于所述隔离结构上。基于上述，本专利技术藉由在第一井区中形成多个隔离结构，以增加第一掺杂区至第二掺杂区之间的电流路径的距离，进而提升高压半导体元件的崩溃电压。另外，本专利技术的隔离结构包括介电柱与所述介电柱下方的顶掺杂区。所述顶掺杂区具有减少表面电场(reducedsurfacefield，RESURF)的功效，以更进一步提升高压半导体元件的崩溃电压。此外，本专利技术将阻挡层配置于隔离结构上，以降低表面电流，进而提升高压半导体元件的崩溃电压。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1是依照本专利技术的第一实施例的一种高压半导体元件的上视示意图。图2A是依照本专利技术的第二实施例的一种高压半导体元件的剖面示意图。图2B是依照本专利技术的第三实施例的一种高压半导体元件的剖面示意图。图3是依照本专利技术的第四实施例的一种高压半导体元件的上视示意图。图4是依照本专利技术的第五实施例的一种高压半导体元件的剖面示意图。图5是依照本专利技术的第六实施例的一种高压半导体元件的剖面示意图。图6是依照本专利技术的第七实施例的一种高压半导体元件的剖面示意图。图7是依照本专利技术的第八实施例的一种高压半导体元件的上视示意图。图8是图7的剖面示意图。【符号说明】100：基底102：第一井区104：第二井区105：第一淡掺杂区106：第一掺杂区107：第二淡掺杂区108：第二掺杂区110：栅极结构112：闸介电层114：闸电极116：间隙壁118：电流路径120、220、320、520、620a、620b、620c、620d、620e：隔离结构122、222、322、522、622a、622b、622c、622d、622e：介电柱124、324、324a、324b、324c、324d、524、624a、624b、624c、624d、624e：顶掺杂区126：漏极接触窗128：源极接触窗130：栅极接触窗224、424：掺杂图案510：埋入层740：阻挡层BW1-BWn：底部宽度C1-Cn、C1’-Cn’：隔离结构行D1-D4：距离P、P1-P4：间距S：间隙X：第一方向Y：第二方向具体实施方式参照本实施例的图式以更全面地阐述本专利技术。然而，本专利技术亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再赘述。在以下的实施例中，当第一导电型为N型，第二导电型为P型；当第一导电型为P型，第二导电型为N型。P型掺杂例如是硼；N型掺杂例如是磷或是砷。在本实施例中，是以第一导电型为P型，第二导电型为N型为例来说明，但本专利技术并不以此为限。图1是依照本专利技术的第一实施例的一种高压半导体元件的上视示意图。图2A是依照本专利技术的第二实施例的一种高压半导体元件的剖面示意图。于此，图2A可视为图1的一种高压半导体元件的剖面示意图。请参照图1与图2A，本实施例提供一种高压半导体元件，包括具有第一导电型的基底100、具有第二导电型的第一井区102、具有第一导电型的第二井区104、具有第二导电型的第一淡掺杂区105、第一掺杂区106、具有第二导电型的第二淡掺杂区107、第二掺杂区108、栅极结构110以及多个隔离结构120。基底100可以是半导体基底，例如是硅基底。基底100中可以是具有P型掺杂或N型掺杂。P型掺杂可以是IIIA族离子，例如是硼离子。N型掺杂可以是VA族离子例如是砷离子或是磷离子。在本实施例中，基底100为P型硅基底。在另一实施例中，基底100亦可以包括半导体基底以及位于其上方的磊晶层(未绘示)，其中所述半导体基底可以是P型基底，所述磊晶层可为N型磊晶层(N-epi)。如图2A所示，第一井区102(例如N型井区)位于基底100上，使得第一淡掺杂区105、第一掺杂区106以及隔离结构120位于第一井区102中。详细地说，第一淡掺杂区105位于第一井区102中。第一掺杂区106位于第一淡掺杂区105中，也就是说，第一淡掺杂区105环绕第一掺杂区106。在一实施例中，第一井区102所植入的掺质可例如是磷或是砷，掺杂的浓度可例如是8×1014/cm3至1×1018/cm3。第一淡掺杂区105所植入的掺质可例如是磷或是砷，掺杂的浓度可例如是5×1016/cm3至5×1018/cm3。第一掺杂区106所植入的掺质可例如是磷或是砷，掺杂的浓度可例如是1×1019/cm3至5×1020/cm3。如上视图1所示，隔离结构120位于第一井区102中。隔离结构120交错排列成一阵列。具体来说，隔离结构120排列成多个隔离结构行(isolationstructurecolumns)C1-Cn，其中n为大于1的整数。隔离结构行C1-Cn沿着第一方向X交替排列，并沿着第二方向Y延伸。所述第一方向X是指自第一掺杂区106朝向第二掺杂区108的延伸方向；而所述第二方向Y则本文档来自技高网...

【技术保护点】
1.一种高压半导体元件，其特征在于，所述的高压半导体元件包括：具有第一导电型的基底；具有第二导电型的第一井区，位于所述基底上；具有所述第一导电型的第二井区，位于所述第一井区旁的所述基底上；具有所述第二导电型的第一掺杂区，位于所述第一井区中；具有所述第二导电型的第二掺杂区，位于所述第二井区中；栅极结构，位于所述第一掺杂区与所述第二掺杂区之间的所述基底上；以及多个隔离结构，位于所述第一井区中，所述隔离结构交错排列成一阵列，各所述隔离结构包括介电柱与所述介电柱下方的具有所述第一导电型的顶掺杂区，其中所述第一井区的底面低于所述隔离结构的底面。

【技术特征摘要】
2017.09.25 TW 1061327541.一种高压半导体元件，其特征在于，所述的高压半导体元件包括：具有第一导电型的基底；具有第二导电型的第一井区，位于所述基底上；具有所述第一导电型的第二井区，位于所述第一井区旁的所述基底上；具有所述第二导电型的第一掺杂区，位于所述第一井区中；具有所述第二导电型的第二掺杂区，位于所述第二井区中；栅极结构，位于所述第一掺杂区与所述第二掺杂区之间的所述基底上；以及多个隔离结构，位于所述第一井区中，所述隔离结构交错排列成一阵列，各所述隔离结构包括介电柱与所述介电柱下方的具有所述第一导电型的顶掺杂区，其中所述第一井区的底面低于所述隔离结构的底面。2.如权利要求1所述的高压半导体元件，其特征在于，所述隔离结构排列成多个隔离结构行，所述隔离结构行之间的间距一致。3.如权利要求2所述的高压半导体元件，其特征在于，所述隔离结构的所述顶掺杂区彼此分离。4.如权利要求2所...

【专利技术属性】
技术研发人员：韦维克，陈柏安，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：中国台湾,71