数模集成电路制造技术

本发明专利技术涉及一种数模集成电路，数模集成电路包括：时钟模块，用于产生时钟信号；数字模块，用于根据所述时钟信号进行初始化和部分工作，并产生初始化完成信号、工作完成信号和控制信号；以及启动模块，用于根据所述初始化完成信号、所述工作完成信号、所述控制信号以及复位信号为所述时钟模块提供启动信号，并用于在所述数字模块完成初始化和部分工作前控制所述时钟信号；以及软件单元，用于在所述数字模块完成初始化和部分工作后控制所述时钟信号。其可实现时钟模块的自启动，降低了电路功耗，且提高了应用上的简洁性。

【技术实现步骤摘要】
数模集成电路
本专利技术涉及集成电路领域，具体地涉及一种数模集成电路。
技术介绍
近些年来，数模集成电路在电子产品中的应用越来越广泛，在数模集成电路中的数字模块和模拟模块之间进行信息交互的过程中，一般由模拟模块中的晶体谐振器为数字模块提供时钟信号，由数字模块通过总线协议配置寄存器，并由寄存器为模拟模块提供控制信号以实现对模拟模块的功能控制。对于数字模块而言，其需要模拟模块提供的时钟信号以完成初始化和一部分数字工作，然而用于提供时钟信号的晶体谐振器需要从数字模块获得开启信号才能开始工作。现有技术中，为使数字模块在完成复位操作后便能进入初始化状态，模拟模块中的晶体谐振器常默认为打开状态，直至通过软件配置对晶体谐振器进行关闭，或者模拟模块中的晶体谐振器一直处于打开状态，这大大增加了数模集成电路的功耗，且软件配置关闭晶振的时刻取决于系统调度和软硬件交互等不可测因素，这降低了数模集成电路应用上的可靠性和简洁性。
技术实现思路
本专利技术的目的在于提供一种可实现时钟自开启的数模集成电路。本专利技术提供一种数模集成电路，包括：时钟模块，用于产生时钟信号；数字模块，用于根据所述时钟信号进行初始化和部分工作，并产生初始化完成信号、工作完成信号和控制信号；以及启动模块，用于根据所述初始化完成信号、所述工作完成信号、所述控制信号以及复位信号为所述时钟模块提供启动信号，并用于在所述数字模块完成初始化和部分工作前控制所述时钟信号；以及软件单元，用于在所述数字模块完成初始化和部分工作后控制所述时钟信号。优选地，所述启动模块包括：第一逻辑单元，所述第一逻辑单元的第一输入端接收所述初始化完成信号，所述第一逻辑单元的第二输入端接收所述工作完成信号；第二逻辑单元，所述第二逻辑单元的第一输入端连接至所述第一逻辑单元的输出端，所述第二逻辑单元的第二输入端接收所述控制信号；以及第三逻辑单元，所述第三逻辑单元的第一输入端接收所述复位信号，所述第三逻辑单元的第二输入端连接至所述第二逻辑单元的输出端，所述第三逻辑单元的输出端产生所述启动信号。优选地，所述第一逻辑单元为与非门，所述第二逻辑单元为或门，所述第三逻辑单元为与门。优选地，所述数字模块还包括寄存器，所述寄存器用于在所述软件单元的控制下产生所述控制信号，初始状态时，所述控制信号为低电平。优选地，所述时钟模块包括晶体谐振器。优选地，所述数字模块的初始化完成时，所述初始化完成信号由低电平变为高电平；所述数字模块的部分工作完成时，所述工作完成信号由低电平变为高电平。优选地，所述复位信号低电平有效。本专利技术的有益效果为：相对于现有技术，本专利技术实施例的数模集成电路可在复位信号释放后通过将时钟控制权交给硬件实现时钟模块的自开启，并在数字模块完成初始化和部分工作时实现时钟模块的自关闭，此后又将时钟的控制权交还软件，降低了电路的功耗，减少了软硬件的交互，在保证软件使用灵活性的前提下提升了系统的可靠性与简洁性。附图说明图1示出本专利技术第一实施例的数模集成电路的结构图。图2对应为图1示出的数模集成电路的时序图。具体实施方式以下公开为实施本申请的不同特征提供了许多不同的实施方式或实例。下面描述了部件或者布置的具体实施例以简化本专利技术。当然，这些仅仅是实例并不旨在限制本专利技术。图1示出本专利技术第一实施例的数模集成电路的结构图。如图1所示，本专利技术第一实施例的数模集成电路100包括数字模块110、启动模块120、时钟模块133以及软件单元(图中未示出)，其中，数字模块110包括寄存器111，时钟模块130例如为晶体谐振器。数字模块110为启动模块120提供初始化完成信号init_done、工作完成信号work_done以及控制信号ctrl，其中，控制信号ctrl由数字模块110中的寄存器111提供，寄存器111接受软件单元的控制。初始状态时，寄存器111在软件单元的控制下产生的控制信号ctrl默认为低电平，当该数字模块110完成初始化时，初始化完成信号init_done由低电平变为高电平，该数字模块110完成初期需要时钟信号参与的工作时，工作完成信号work_done由低电平变为高电平。启动模块120包括与非门NAND、或门OR以及与门AND，与非门NAND的第一输入端接收初始化完成信号init_done，与非门NAND的第二输入端接收工作完成信号work_done；或门OR的第一输入端连接至与非门NAND的输出端，或门OR的第二输入端接收控制信号ctrl；与门AND的第一输入端接收复位信号reset，与门AND的第二输入端连接至或门OR的输出端，与门AND的输出端产生启动信号en，其中，复位信号reset低电平有效。时钟模块130接收启动信号en，并据此为数字模块110提供时钟信号clk。图2对应为图1示出的数模集成电路的时序图。如图2和图1所示，在t1时刻，复位信号reset由低电平变为高电平，复位信号reset由有效变为无效，复位释放，初始化完成信号init_done和工作完成信号work_done均为低电平，标志着数字模块110的初始化和初期需要时钟信号clk参与的工作均未完成，控制信号ctrl默认为低电平，此时，或门OR输出信号为高电平，与门AND产生高电平的启动信号en，时钟模块130开启，并开始为数字模块110提供时钟信号clk，此时启动模块120(硬件)掌握时钟信号clk的控制权。在t1至t2时刻，复位信号reset和启动信号en均保持为高电平，控制信号ctrl保持为低电平，初始化完成信号init_done由低电平变为高电平，工作完成信号work_done保持为低电平，标志着数字模块110的初始化已经完成，然而其初期需要时钟信号clk参与的工作尚未完成，这段时间内，或门OR输出信号为高电平，与门AND产生高电平的启动信号en，时钟模块130开启，并开始为数字模块110提供时钟信号clk，启动模块120(硬件)继续掌握时钟信号clk的控制权。在t2时刻，复位信号reset为高电平，控制信号ctrl为低电平，初始化完成信号init_done为高电平，工作完成信号work_done由低电平变为高电平，标志着数字模块110的初始化和其初期需要时钟信号clk参与的工作均已经完成，与非门NAND输出信号为低电平，则或门OR的输出信号为低电平，但由于各逻辑门之间的延迟，此时，与门AND仍继续产生低电平的启动信号en，但时钟信号clk的控制权即将由启动模块120(硬件)转移到软件单元。在t2至t3时刻，复位信号reset为高电平，控制信号ctrl为低电平，初始化完成信号init_done和工作完成信号work_done均为高电平，与非门NAND输出信号为低电平，则或门OR的输出信号为低电平，这段时间内，与门AND产生的启动信号en由高电平变为低电平，软件单元掌握时钟信号clk的控制权。在t3时刻，复位信号reset、初始化完成信号init_done和工作完成信号work_done均为高电平，依据各逻辑门之间的连接关系可知，此时启动信号en直接受控制信号ctrl的控制，软件单元根据需要通过控制寄存器111输出的控制信号ctrl，实现对时钟信号clk输出的控制。其中，前文提到的t1、t2和t3均为大于0的正数。相对于现有技术，本专利技术第一本文档来自技高网...

【技术保护点】
1.一种数模集成电路，其特征在于，包括：时钟模块，用于产生时钟信号；数字模块，用于根据所述时钟信号进行初始化和部分工作，并产生初始化完成信号、工作完成信号和控制信号；启动模块，用于根据所述初始化完成信号、所述工作完成信号、所述控制信号以及复位信号为所述时钟模块提供启动信号，并用于在所述数字模块完成初始化和部分工作前控制所述时钟信号，在所述数字模块完成初始化和部分工作后将所述时钟信号的控制交给软件单元。

【技术特征摘要】
1.一种数模集成电路，其特征在于，包括：时钟模块，用于产生时钟信号；数字模块，用于根据所述时钟信号进行初始化和部分工作，并产生初始化完成信号、工作完成信号和控制信号；启动模块，用于根据所述初始化完成信号、所述工作完成信号、所述控制信号以及复位信号为所述时钟模块提供启动信号，并用于在所述数字模块完成初始化和部分工作前控制所述时钟信号，在所述数字模块完成初始化和部分工作后将所述时钟信号的控制交给软件单元。2.根据权利要求1所述的数模集成电路，其特征在于，所述启动模块包括：第一逻辑单元，所述第一逻辑单元的第一输入端接收所述初始化完成信号，所述第一逻辑单元的第二输入端接收所述工作完成信号；第二逻辑单元，所述第二逻辑单元的第一输入端连接至所述第一逻辑单元的输出端，所述第二逻辑单元的第二输入端接收所述控制信号；以及第三逻辑单元，所述第三逻辑单元的第一...

【专利技术属性】
技术研发人员：陆远林，
申请(专利权)人：扬州佳奕金属材料有限公司，
类型：发明
国别省市：江苏,32