The invention discloses a three-state gate. A three-state gate includes a first or non-gate, a first inverter, a first PMOS tube and a first NMOS tube. When the input B of the three-state gate is at high level, the input A is at high or low level, the gate of the first PMOS tube is at high level, the gate of the first NMOS tube is at high level, and the output OUT of the three-state gate is at low level; when the input B of the three-state gate is at low level, the gate of the first PMOS tube is at very low level, the gate of the first NMOS tube is at very low level, and the output OUT of the three-state gate is at low level. Output OUT of the gate is high, input B of the tri-state gate is low, input A is high, gate of the first PMOS tube is very high, gate of the first NMOS tube is very low, output OUT of the tri-state gate is high resistance.
【技术实现步骤摘要】
一种三态门
本专利技术涉及集成电路
，尤其涉及到三态门。
技术介绍
在集成电路中需要有电路的三个状态：高电平、低电平和高阻态；为了得到这三个状态设计了一种三态门。
技术实现思路
本专利技术旨在解决现有技术的不足，提供一种三态门。一种三态门，包括第一或非门、第一反相器、第一PMOS管和第一NMOS管：所述第一或非门的一输入端接输入端A，另一输入端接输入端B，输出端接所述第一反相器的输入端；所述第一反相器的输入端接所述第一或非门的输出端，输出端接所述第一PMOS管的栅极；所述第一PMOS管的栅极接所述第一反相器的输出端，漏极接所述第一NMOS管的漏极并作为三态门的输出端OUT，源极接电源电压VCC；所述第一NMOS管的栅极接输入端B，漏极接所述第一PMOS管的漏极并作为三态门的输出端OUT，源极接地。当三态门的输入端B为高电平时，输入端A为高电平或低电平时，所述第一PMOS管的栅极为高电平，所述第一NMOS管的栅极为高电平，三态门的输出端OUT为低电平；当三态门的输入端B为低电平时，输入端A为低电平时，所述第一PMOS管的栅极为低电平，所述第一NMOS管的栅极为低电...
【技术保护点】
1.一种三态门，其特征在于：包括第一或非门、第一反相器、第一PMOS管和第一NMOS管；所述第一或非门的一输入端接输入端A，另一输入端接输入端B，输出端接所述第一反相器的输入端；所述第一反相器的输入端接所述第一或非门的输出端，输出端接所述第一PMOS管的栅极；所述第一PMOS管的栅极接所述第一反相器的输出端，漏极接所述第一NMOS管的漏极并作为三态门的输出端OUT，源极接电源电压VCC；所述第一NMOS管的栅极接输入端B，漏极接所述第一PMOS管的漏极并作为三态门的输出端OUT，源极接地。
【技术特征摘要】
1.一种三态门，其特征在于：包括第一或非门、第一反相器、第一PMOS管和第一NMOS管；所述第一或非门的一输入端接输入端A，另一输入端接输入端B，输出端接所述第一反相器的输入端；所述第一反相器的输入端接所述第一或非门的输出端，输出端接所述第一PM...
【专利技术属性】
技术研发人员：孙殷，
申请(专利权)人：杭州展虹科技有限公司，
类型：发明
国别省市：浙江,33
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