晶体管及集成电路存储器制造技术

本实用新型专利技术涉及集成电路领域，提供了一种晶体管和一种集成电路存储器。所提供的晶体管包括形成有栅极沟槽和源/漏区的衬底，栅极沟槽中填充有栅极介质层、第一栅极层和第二栅极层，其中沿栅极沟槽的底壁向衬底的表面延伸的方向，第一栅极层的功函数逐渐降低，与功函数均一的埋置栅极相比，本实用新型专利技术提供的晶体管在工作时，与源/漏区交叠处的电场强度较小，电荷由源/漏区注入沟道区的势垒降低，有助于加快晶体管的开启速度，降低GIDL电流。本实用新型专利技术提供的集成电路存储器包括上述晶体管，所述集成电路存储器例如是DRAM阵列，通过降低GIDL电流，有利于提升DRAM阵列的可靠性。

【技术实现步骤摘要】
晶体管及集成电路存储器
本技术涉及集成电路领域，特别涉及晶体管及集成电路存储器。
技术介绍
金属氧化物半导体(Metaloxidesemiconductor，简称MOS)晶体管是集成电路制造中的重要元件，通常将MOS晶体管形成在衬底上，MOS晶体管包括栅电极，在栅电极的两侧衬底中通过注入形成源极区和漏极区，通过控制施加在栅电极上的电压以控制流经源极区和漏极区之间的电流。MOS晶体管可用于形成存储器，例如用作动态随机存取存储器(Dynamicrandomaccessmemory，简称DRAM)的存取晶体管，其中栅电极连接至字线，源极区连接至位线，而漏极区连接至存储电容器，所述存储电容器通常用于存储代表存储信息的电荷。目前DRAM的存取晶体管通常采用埋入式字线(Buriedwordline，简称BW)的方式，但制作BW容易产生栅致漏极泄露(Gate-induceddrainleakage，简称GIDL)电流，即在漏极区施加电压时，漏极区的PN结反偏，由电热能产生的富余的空穴-电子对来不及复合即被电场驱动而产生漏电的现象。为了降低GIDL电流，现有工艺采用了将栅极材料(例如W和TiN)交互蚀刻以形成Ω形状的方法，制作难度较大，并且所形成的栅电极功函数较大，导致存取晶体管的开启速度较慢。
技术实现思路
针对现有DRAM的存取晶体管的栅电极制作难度较大以及存取晶体管的开启速度较慢的问题，本技术提供了晶体管及集成电路存储器，不需要对栅极材料进行交互蚀刻，并且可以降低GIDL电流以及提高所述晶体管的开启速度。根据本技术的一个方面，提供了一种晶体管，包括：衬底，所述衬底中形成有栅极沟槽以及从所述栅极沟槽的两侧延伸到所述衬底的表面的源/漏区；所述栅极沟槽中填充有栅极介质层、第一栅极层和第二栅极层，所述栅极介质层保形地覆盖于所述栅极沟槽的底壁和侧壁，所述第二栅极层填充所述栅极沟槽；所述第一栅极层位于所述栅极介质层和所述第二栅极层之间，并且，沿所述栅极沟槽的底壁向所述衬底的表面延伸的方向，所述第一栅极层的功函数逐渐降低。可选的，所述栅极沟槽的侧壁包括相对的第一侧壁和第二侧壁，所述第一栅极层包括分别覆盖于所述第一侧壁、所述第二侧壁以及所述底壁的第一导电段、第二导电段以及第三导电段，所述第三导电段的功函数大于所述第一导电段和所述第二导电段的功函数。可选的，所述第三导电段的功函数在3eV～6eV范围，所述第一导电段和所述第二导电段的功函数在1eV～3eV范围。可选的，在所述栅极沟槽的深度方向上，所述第一导电段和/或所述第二导电段的高度范围为10nm～50nm，所述第三导电段的高度范围为40nm～130nm。可选的，所述晶体管还包括介质层，所述介质层位于所述第一栅极层和所述第二栅极层上方并填满所述栅极沟槽。根据本技术的另一方面，本技术还提供一种集成电路存储器，包括上述晶体管。本技术提供的晶体管中，形成于衬底中的栅极沟槽填充有栅极介质层、第一栅极层和第二栅极层，所述栅极介质层保形地覆盖于所述栅极沟槽的底壁和侧壁，所述第二栅极层填充所述栅极沟槽，所述第一栅极层位于所述栅极介质层和所述第二栅极层之间，并且，沿所述栅极沟槽的底壁向所述衬底的表面延伸的方向，所述第一栅极层的功函数逐渐降低。所述晶体管中，相对靠近衬底表面的第一栅极层部分的功函数较低，从而在晶体管工作时，与源/漏区交叠处的电场强度较小，电荷由源/漏区注入沟道区的势垒降低，有助于加快晶体管的开启速度，降低GIDL电流。本技术提供的集成电路存储器包括上述晶体管，具有与上述晶体管相同或类似的优点，所述集成电路存储器例如是DRAM阵列，通过降低GIDL电流，有利于提升DRAM阵列的可靠性。附图说明图1是一种晶体管的剖面示意图。图2是本技术实施例的晶体管的形成方法的流程示意图。图3(a)至图3(i)是利用本技术实施例的晶体管的形成方法工艺过程中的剖面示意图。图4是本技术实施例的晶体管的等效电路示意图。附图标记说明：100、200-晶体管；101、201-衬底；110、210-栅极沟槽；210a-底壁；210b-第一侧壁；210c-第二侧壁；102、202-栅极介质层；103、220-第一栅极层；104、230-第二栅极层；203-垫氧化层；204-硬掩模层；205-第三导电材料层；2051-第三导电段；206-第二栅极底部材料层；2061-第二栅极底部段；207-第一导电材料层；2071-第一导电段；2072-第二导电段；208-第二栅极顶部材料层；2081-第二栅极顶部段；105、209-介质层。具体实施方式以下结合附图和具体实施例对本技术的晶体管及集成电路存储器作进一步详细说明。根据下面的说明，本技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本技术实施例的目的。应该理解，在以下的描述中，当层、区域、图案或结构被称作在衬底、层、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。类似的，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。图1是一种晶体管的剖面示意图。如图1所示，晶体管100包括衬底101，在衬底101中形成有栅极沟槽110，栅极介质层102沿栅极沟槽110的内表面形成，第一栅极层103和第二栅极层104依次叠加于栅极介质层102的表面，介质层105覆盖第一栅极层103和第二栅极层104并填满栅极沟槽110。上述晶体管100在栅极沟槽110的两侧还形成有源/漏区120，以作为晶体管100的源极S和漏极D，晶体管100的沟道区为如图1所示的S-D沟道区。为了降低晶体管100工作时的GIDL电流，通常第二栅极层104和第一栅极层103的上表面利用交互蚀刻的方法形成了Ω形状，但是形成这种Ω形状的难度较大，例如较难控制第二栅极层104和第一栅极层103的上表面的高度差。此外，通常第一栅极层103和第二栅极层104分别由均质的导电材料形成，在工作状态下，第一栅极层103和S-D沟道区之间形成的电场E较为均匀，在源/漏区120与第一栅极层103纵向交叠的区域(即在栅极沟槽110的深度方向上，源/漏区120与第一栅极层103的重叠范围)，由源/漏区120注入S-D沟道区的电荷的注入势垒较大，使得晶体管的启动电压较大，开启速度较慢。为了降低晶体管的制作难度，同时降低GIDL电流以及提高开启速度，本技术提供了一种晶体管及一种集成电路存储器。图2是本技术实施例的晶体管的形成方法的流程示意图。参照图2，本技术实施例的晶体管的形成方法包括以下步骤：S1：提供衬底，所述衬底中形成有栅极沟槽；S2：依次形成栅极介质层、第一栅极层和第二栅极层于所述栅极沟槽中，所述栅极介质层保形地覆盖所述栅极沟槽的底壁和侧壁，所述第二栅极层填充所述栅极沟槽，所述第一栅极层位于所述栅极介质层和所述第二栅极层之间，并且，从所述栅极沟槽的底壁向所述衬底的表面延伸的方向，所述第一栅极层的功函数逐渐降低；S3：形成介质层，所述介质层填满所述栅极沟槽；S4：形成源/漏区，本文档来自技高网...

【技术保护点】
1.一种晶体管，其特征在于，包括：衬底，所述衬底中形成有栅极沟槽以及从所述栅极沟槽的两侧延伸到所述衬底的表面的源/漏区；所述栅极沟槽中填充有栅极介质层、第一栅极层和第二栅极层，所述栅极介质层保形地覆盖于所述栅极沟槽的底壁和侧壁，所述第二栅极层填充所述栅极沟槽；所述第一栅极层位于所述栅极介质层和所述第二栅极层之间，并且，沿所述栅极沟槽的底壁向所述衬底的表面延伸的方向，所述第一栅极层的功函数逐渐降低。

【技术特征摘要】
1.一种晶体管，其特征在于，包括：衬底，所述衬底中形成有栅极沟槽以及从所述栅极沟槽的两侧延伸到所述衬底的表面的源/漏区；所述栅极沟槽中填充有栅极介质层、第一栅极层和第二栅极层，所述栅极介质层保形地覆盖于所述栅极沟槽的底壁和侧壁，所述第二栅极层填充所述栅极沟槽；所述第一栅极层位于所述栅极介质层和所述第二栅极层之间，并且，沿所述栅极沟槽的底壁向所述衬底的表面延伸的方向，所述第一栅极层的功函数逐渐降低。2.如权利要求1所述的晶体管，其特征在于，所述栅极沟槽的侧壁包括相对的第一侧壁和第二侧壁，所述第一栅极层包括分别覆盖于所述第一侧壁、所述第二侧壁以及所述底壁的第一导电段、第二导电段以及第三导电段，所述...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34