半导体器件及其制造方法技术

公开了一种半导体器件及其制造方法。该半导体器件包括：下绝缘层；栅极堆叠件，所述栅极堆叠件被设置在所述下绝缘层上方；多个支承件，所述多个支承件从所述下绝缘层朝向所述栅极堆叠件延伸；源层，所述源层被设置在所述下绝缘层与所述栅极堆叠件之间；以及沟道图案，所述沟道图案包括设置在所述源层与所述栅极堆叠件之间的连接部。

Semiconductor Devices and Their Manufacturing Methods

A semiconductor device and its manufacturing method are disclosed. The semiconductor device includes: a lower insulating layer; a gate stack, which is set above the lower insulating layer; a plurality of supports, which extend from the lower insulating layer toward the gate stack; a source layer, which is set between the lower insulating layer and the gate stack; and a channel pattern, which includes a layout. A connection part is arranged between the source layer and the gate stacking member.

【技术实现步骤摘要】
半导体器件及其制造方法
本公开的各种实施方式涉及半导体器件及其制造方法，更具体地，涉及一种三维半导体器件及其制造方法。
技术介绍
半导体器件包括能够存储数据的多个存储单元晶体管。存储单元晶体管可串联联接在选择晶体管之间，由此形成存储串。众所周知的是通过将存储单元晶体管的栅极和选择晶体管的栅极垂直堆叠在基板上而实现的三维半导体器件。然而，由于增加了器件密度，因此它们的运行速度和稳定性仍然是一项挑战并且是重大研究的主题。
技术实现思路
本公开的一种实施方式可以提供一种半导体器件，该半导体器件包括：下绝缘层；栅极堆叠件，所述栅极堆叠件被设置在所述下绝缘层上方；多个支承件，所述多个支承件从所述下绝缘层朝向所述栅极堆叠件延伸；源层，所述源层被设置在所述下绝缘层与所述栅极堆叠件之间；以及沟道图案，所述沟道图案包括设置在所述源层与所述栅极堆叠件之间的连接部。本公开的一种实施方式可以提供一种制造半导体器件的方法，该方法包括以下步骤：在包括第一区域和第二区域的下绝缘层上方形成源层和牺牲层；通过对所述源层和所述牺牲层进行蚀刻来形成第一开口和第二开口，所述第一开口使所述下绝缘层的所述第一区域暴露，所述第二开口使所述下绝缘层的所述第二区域暴露；用绝缘材料填充所述第一开口和所述第二开口；形成包括孔并且设置在所述牺牲层上方的堆叠件；通过经由所述孔去除所述牺牲层来使所述源层与所述堆叠件之间的水平空间敞开；以及在所述孔和所述水平空间中形成沟道层。根据以下参照附图的详细描述，本专利技术的这些特征和优点以及其它特征和优点对于本专利技术所属领域的技术人员而言将变得显而易见。附图说明图1是例示根据本公开的一种实施方式的半导体器件的框图。图2是例示根据本公开的一种实施方式的半导体器件的平面图。图3A和图3B是例示根据本公开的一种实施方式的半导体器件的截面图。图4是例示根据本公开的一种实施方式的半导体器件的截面图。图5是图3A、图3B或图4所示的区域C的放大图。图6、图7A、图7B、图7C、图8、图9A、图9B、图9C、图10、图11A、图11B、图11C、图11D和图11E是例示根据本公开的一种实施方式的制造半导体器件的方法的截面图。图12是例示源极分离绝缘层的变形例的立体图。图13是例示根据本公开的一种实施方式的存储系统的配置的框图。图14是例示根据本公开的一种实施方式的计算系统的配置的框图。具体实施方式现在将参照附图在下文中更全面地描述示例实施方式；然而，我们注意到，本专利技术可按照不同的形式来实施，并且不应被解释为限于在此阐述的实施方式。相反，提供这些实施方式以使得本公开将是透彻和完整的，并且将本专利技术的示例性实施方式的范围充分传达给本专利技术的
的普通技术人员。在附图中，为了说明清楚起见，可能夸大了尺寸。将理解的是，当元件被称为“在”两个元件“之间”时，该元件可以是所述两个元件之间的唯一元件，或者也可能存在一个或更多个中间元件。在下文中，将参照附图描述实施方式。在本文中参照作为实施方式的示意图(和中间结构)的截面图来描述实施方式。因此，作为例如制造技术和/或公差的结果的图示的形状变化是预期的。因此，实施方式不应被解释为受本文所示的区域的特定形状限制，而是可以包括例如由制造导致的形状偏差。在附图中，为了清楚起见，可能夸大了层和区域的长度和尺寸。附图中相同的附图标记表示相同的元件。可使用诸如“第一”和“第二”这样的术语来描述各种组件，但是它们不应限制所述各种组件。这些术语仅被用于将一个组件与其它组件区分开。例如，在不脱离本公开的精神和范围的情况下，可将第一组件称为第二组件，并且可将第二组件称为第一组件等。此外，“和/或”可包括所提及组件中的任何一种或其组合。此外，只要在句子中没有具体提及，单数形式可包括复数。此外，在本说明书中使用的“包括/包含”表示除了任何陈述的组件、步骤、操作和元件之外，还可存在一个或更多个组件、步骤、操作和元件。还要注意的是，除非另外定义，否则本说明书中使用的包括技术和科学术语在内的所有术语具有与本领域技术人员根据本说明书通常理解的含义相同的含义。通用字典中所定义的术语应被解释为具有与在相关技术的背景下解释的含义相同的含义，而不应被解释为具有理想化的或过于正式的含义，除非在本说明书中另外明确定义。还应注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一部件，而且还通过中间组件间接联接另一组件。另一方面，“直接连接/直接联接”是指一个组件直接联接另一组件而没有中间组件。本公开的各种实施方式可以提供一种具有高结构稳定性并且能够简化制造方法的三维半导体器件以及制造该半导体器件的方法。贯穿本公开，在本专利技术的各个附图和实施方式中，相同的附图标记指代相同的部件。在以下描述中，阐述了许多具体细节以便提供对本专利技术的透彻理解。本领域技术人员应理解，本专利技术也可在没有这些具体细节的一些或全部的情况下来实践。在其它情况下，没有详细描述公知处理结构和/或处理以免不必要地混淆本专利技术。还应注意的是，在一些情况下，除非另有明确说明，否则如对相关领域技术人员而言显而易见的是，针对一种实施方式描述的特征或元件可以单独使用或者与另一实施方式的其它特征或元件结合使用。图1是例示根据本公开的一种实施方式的半导体器件的框图。参照图1，根据本公开的一种实施方式的半导体器件可包括存储单元阵列10和外围电路40。存储单元阵列10可包括多个存储块BLK0至BLKn。存储块BLK0至BLKn中的每一个可包括多个存储串。每个存储串可包括联接在源层与位线之间的柱形式的沟道图案。多个存储单元晶体管和选择晶体管可沿着沟道图案的柱堆叠。每个存储单元晶体管可存储一位或更多位。外围电路40可包括行解码器20和页缓冲器30。行解码器20可通过分别从存储单元晶体管和选择晶体管的栅极延伸的字线和选择线与存储单元阵列10电联接。行解码器20可被配置为根据地址信息来选择存储块。页缓冲器30可通过位线与存储单元阵列10电联接。页缓冲器30可被配置为选择性地对位线预充电或使用位线的电位来感测存储单元的阈值电压。包括行解码器20和页缓冲器30的外围电路40可按照各种布局来设置。例如，外围电路40可设置在基板的不与存储单元阵列10交叠的一个区域上。在一种实施方式中，外围电路40可设置在存储单元阵列10的下方，使得外围电路40与存储单元阵列10交叠。图2是例示根据本公开的一种实施方式的半导体器件的平面图。具体地，图2是例示存储块的一端的平面图。在图2中，虚线表示设置在栅极堆叠件GST下方的支承件IP的布局。参照图2，半导体器件可包括：栅极堆叠件GST；沟道图案CH，其穿过栅极堆叠件GST中的每一个；多层存储层ML，其包围沟道图案CH的外表面；以及源接触线SCL，其设置在栅极堆叠件GST之间。尽管在图2中未示出，但是可在栅极堆叠件GST下方设置下绝缘层和源层，并且源接触线SCL可与源层接触。将参照图3A、图3B或图4来描述源层和下绝缘层中的每一个的结构。如稍后将描述的，下绝缘层包括第一区域R1和第二区域R2，并且源层延伸到第一区域R1上。源层不延伸到第二区域R2上。第一区域R1可被限定为源层的交叠区域，而第二区域R2可被限定为源层的非交叠区域。每个栅极堆叠件GST可形成存储块。栅极堆叠件GST中的本文档来自技高网...

【技术保护点】
1.一种半导体器件，该半导体器件包括：下绝缘层；栅极堆叠件，所述栅极堆叠件被设置在所述下绝缘层上方；多个支承件，所述多个支承件从所述下绝缘层朝向所述栅极堆叠件延伸；源层，所述源层被设置在所述下绝缘层与所述栅极堆叠件之间；以及沟道图案，所述沟道图案包括设置在所述源层与所述栅极堆叠件之间的连接部。

【技术特征摘要】
2017.09.12 KR 10-2017-01167151.一种半导体器件，该半导体器件包括：下绝缘层；栅极堆叠件，所述栅极堆叠件被设置在所述下绝缘层上方；多个支承件，所述多个支承件从所述下绝缘层朝向所述栅极堆叠件延伸；源层，所述源层被设置在所述下绝缘层与所述栅极堆叠件之间；以及沟道图案，所述沟道图案包括设置在所述源层与所述栅极堆叠件之间的连接部。2.根据权利要求1所述的半导体器件，其中，所述支承件支承所述栅极堆叠件并且穿透所述源层。3.根据权利要求1所述的半导体器件，该半导体器件还包括源极分离绝缘层，所述源极分离绝缘层具有与所述源层的边缘共面的侧壁，并且所述源极分离绝缘层延伸到所述连接部的侧壁上。4.根据权利要求3所述的半导体器件，该半导体器件还包括：虚拟源层，所述虚拟源层面向所述源层，且所述源极分离绝缘层插置在所述虚拟源层与所述源层之间；外围绝缘柱，所述外围绝缘柱穿过所述虚拟源层并且平行于所述支承件延伸；外围接触插塞，所述外围接触插塞穿过相应的外围绝缘柱并且延伸到所述下绝缘层中；以及驱动晶体管，所述驱动晶体管联接到相应的外围接触插塞。5.根据权利要求3所述的半导体器件，其中，所述源极分离绝缘层和所述支承件由相同的材料形成。6.根据权利要求1所述的半导体器件，其中，所述支承件由绝缘材料形成。7.根据权利要求1所述的半导体器件，该半导体器件还包括金属层，所述金属层被设置在所述源层与所述下绝缘层之间，其中，所述金属层被所述支承件穿透。8.根据权利要求1所述的半导体器件，该半导体器件还包括源接触线，所述源接触线从所述源层起沿着所述栅极堆叠件的侧壁延伸并且与所述沟道图案的所述连接部和所述源层接触。9.根据权利要求8所述的半导体器件，其中，所述源接触线包括与所述源层和所述连接部接触的掺杂半导体层以及形成在所述掺杂半导体层上的金属层。10.根据权利要求1所述的半导体器件，其中，所述下绝缘层包括第一区域和第二区域，并且其中，所述支承件从所述下绝缘层的所述第一区域延伸。11.根据权利要求10所述的半导体器件，该半导体器件还包括驱动晶体管，所述驱动晶体管被设置在所述下绝缘层下方以与所述第一区域和所述第二区域中的至少一个交叠，并且被配置为形成外围电路。12.根据权利要求1所述的半导体器件，其中，所述沟道图案包括从所述连接部延伸并且穿过所述栅极堆叠件的柱，并且其中，所述连接部围绕所述支承件。13.根据权利要求12所述的半导体器件，其中，所述栅...

【专利技术属性】
技术研发人员：李南宰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR