半导体结构的制作方法技术

本发明专利技术公开一种半导体结构的制作方法，包含：首先，提供一多层结构位于一基底上，该多层结构至少包含有一第一介电层，一第二介电层位于该第一介电层上，以及一非晶硅层位于该第二介电层上，接着进行一第一蚀刻步骤，移除部分该非晶硅层与部分该第二介电层，以形成一第一凹槽位于该非晶硅层与该第二介电层中，该第一凹槽曝露出部分该第一介电层，然后形成一掩模层于该第一凹槽中，其中该掩模层完全覆盖该第一介电层，接下来进行一第二蚀刻步骤，移除部分该掩模层，并再次曝露出该第一介电层表面，以及进行一第三蚀刻步骤，以剩余的该掩模层为一掩模，移除部分该第一介电层，以于该第一介电层中形成一第二凹槽。

Fabrication of Semiconductor Structures

The invention discloses a method for fabricating a semiconductor structure, which includes: firstly, providing a multilayer structure on a substrate, the multilayer structure comprises at least one first dielectric layer, a second dielectric layer on the first dielectric layer and an amorphous silicon layer on the second dielectric layer, and then performing a first etching step to remove part of the amorphous silicon layer and part of the second dielectric layer. The first groove exposes part of the first dielectric layer and then forms a mask layer in the first groove, in which the mask layer completely covers the first dielectric layer. A second etching step is followed to remove part of the mask layer and expose the surface of the first dielectric layer again. A third etching step is performed to remove part of the first dielectric layer with the remaining mask layer as a mask so as to form a second groove in the first dielectric layer.

【技术实现步骤摘要】
半导体结构的制作方法
本专利技术涉及半导体制作工艺领域，尤其是涉及一种调整接触洞宽度避免接触洞被过度蚀刻的方法。
技术介绍
在半导体的制作过程中，光刻(photolithography)制作工艺为一不可或缺的技术，其主要是将所设计的图案，例如电路图案、注入区域布局图案、以及接触洞单元图案等形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至一基底上的光致抗蚀剂层内，以由此将复杂的布局图案精确地转移至半导体芯片或其上的薄膜层中。然后伴随着后续相对应的离子注入制作工艺或蚀刻制作工艺等，可完成复杂的电路结构。然而，当图案转移至由不同种材料组成的多层结构中时，由于各材料受到蚀刻时速率不同，可能会导致蚀刻步骤的困难，严重时甚至会导致过度蚀刻特定层材料，进而影响图案的转移。
技术实现思路
本专利技术提供一种半导体结构的制作方法，包含：首先，提供一多层结构位于一基底上，该多层结构至少包含有一第一介电层，一第二介电层位于该第一介电层上，以及一非晶硅层位于该第二介电层上，接着进行一第一蚀刻步骤，移除部分该非晶硅层与部分该第二介电层，以形成一第一凹槽位于该非晶硅层与该第二介电层中，该第一凹槽曝露出部分该第一介电层，然后形成一掩模层于该第一凹槽中，其中该掩模层完全覆盖该第一介电层，接下来进行一第二蚀刻步骤，移除部分该掩模层，并再次曝露出该第一介电层表面，以及进行一第三蚀刻步骤，以剩余的该掩模层为一掩模，移除部分该第一介电层，以于该第一介电层中形成一第二凹槽。本专利技术的其中一特征在于，为了避免蚀刻过程中，不同的材料层的蚀刻速率不同，进而造成特定层(如第一介电层)被蚀刻速率过快引起的过度蚀刻现象。因此先在上方层(例如第二介电层)的侧壁形成一掩模层，掩模层本身有一定的厚度存在，因此可以补偿下方第一介电层被过度蚀刻的部分。此外，通过调整掩模层的厚度与其他蚀刻参数，可以进一步控制凹槽的宽度，并且改善制作工艺良率。附图说明图1、图2、图3B与图4至图7为本专利技术第一优选实施例的制作半导体结构的示意图；图3A为本专利技术另一实施例的半导体结构示意图；图8至图11分别为本专利技术不同实施例所制作成的半导体结构示意图。主要元件符号说明10基底12栅极结构14源/漏极区域16接触蚀刻停止层18底层间介电层20接触结构21材料层22硼磷硅玻璃层24材料层26第一介电层28第二介电层30非晶硅层32图案化掩模层34凹槽36第一凹槽37凹槽38掩模层40突出部42第二凹槽4244第三凹槽45突出部P1第一蚀刻步骤P2第二蚀刻步骤P3第三蚀刻步骤P4第四蚀刻步骤X宽度Y宽度Z宽度具体实施方式为使熟悉本专利技术所属
的一般技术人员能更进一步了解本专利技术，下文特列举本专利技术的优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。为了方便说明，本专利技术的各附图仅为示意以更容易了解本专利技术，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所公开的范围，在此容先叙明。请参考图1、图2、图3B以及图4至图7，其绘示本专利技术第一优选实施例的半导体元件的制作工艺剖面示意图。如图1所示，首先提供一基底10，例如为硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或一硅覆绝缘(silicononinsulator，SOI)基底等半导体基底，基底10上形成有至少一半导体元件，例如为一金属氧化物半导体(MOS)晶体管，且此MOS晶体管具有一栅极结构12，以及多个源/漏极区域14位于栅极结构相对两侧的基底10中。之后依序形成一接触蚀刻停止层(contactetchstoplayer,CESL)16以及一介电层，例如一底层间介电层18于基底10上，然后进行一平坦化步骤，例如为化学机械研磨(Chemicalmechanicalpolishing)，去除表面多余的底层间介电层18并曝露出栅极结构12。其中，栅极结构12可为金属栅极或是多晶硅栅极等，并不以此为限，而且本优选实施例可选择性地在源/漏极区域14上的底层间介电层18与接触蚀刻停止层16中形成相对应的接触结构20，其中该接触结构20可为柱状接触(polecontact)或是条状接触(slotcontact)并直接接触源/漏极区域14，本实施例中，接触结构20包含导电性佳的材质，例如钨，但不限于此。在底层间介电层18上，形成有多层结构，以本实施例为例，由下至上分别依序有材料层21、硼磷硅玻璃层22、材料层24、第一介电层26、第二介电层28、非晶硅层30以及图案化掩模层32。其中材料层21、材料层24与第二介电层28较佳为碳氮化硅层，第一介电层26与图案化掩模层32较佳包含有氧化硅，但不限于此。各层材料与其相邻的其他材料层较佳包含有蚀刻选择比，亦即对同一蚀刻步骤而言，蚀刻特定材料层与蚀刻相邻的其他层材料层具有不同的蚀刻速率。图案化掩模层32中包含有多个凹槽34，各凹槽34位置对应下方栅极结构12或接触结构20。形成图案化掩模层32的方法举例来说，可先形成一掩模层(图未示)覆盖于非晶硅层30上，并且形成一层或多层光致抗蚀剂结构覆盖于上述掩模层上，以本实施例为例，可形成三层光致抗蚀剂结构，分别包含有一有机介电层(organicdielectriclayer，ODL)、一含硅硬掩模及抗反射(silicon-containinghardmaskbottomanti-reflectivecoating,SHB)层，其成分为含硅的有机高分子聚合物(organosiliconpolymer)或聚硅物(polysilane)，以及一光致抗蚀剂层，例如ArF光致抗蚀剂层，其适用于光源为193nm波长的曝光。接着利用光刻步骤，图案化三层光致抗蚀剂结构，并以一蚀刻步骤将上述三层光致抗蚀剂结构的图案转移至掩模层，以形成图案化掩模层32。接着如图2所示，进行一第一蚀刻步骤P1，将图案化掩模层32的图案转移至下方非晶硅层30以及第二介电层28中，形成多个第一凹槽36。其中第一蚀刻步骤P1可包含单次或是多次蚀刻步骤。本实施例中，第一蚀刻步骤P1包含两步骤，分别移除部分非晶硅层30与部分的第二介电层28。其中移除部分非晶硅层30的步骤包含利用一氯气与溴化氢气体对非晶硅层30进行蚀刻步骤；移除部分第二介电层28的步骤包含有利用一含氟气体对第二介电层28进行蚀刻步骤。但上述蚀刻步骤的参数仅为本专利技术其中一示例，其他合适的蚀刻方式也应属于本专利技术涵盖范围内。另外，在第一蚀刻步骤P1后，第一介电层26的顶面被第一凹槽36所曝露。图3A绘示本专利技术其中一实施例形成半导体结构的示意图。申请人发现，若此时直接进行一蚀刻步骤，继续将第一凹槽36的图案转移至下方的第一介电层26中，并产生多个凹槽37。由于第一介电层26的材质例如为氧化硅，因此相较于其他材料层(例如相较于碳氮化硅)，其受到蚀刻的速率较快，因此可能会产生例如图3A所示，第一介电层26因为蚀刻速率过快，导致被过度蚀刻而产生外拉(pullout)的现本文档来自技高网...

【技术保护点】
1.一种半导体结构的制作方法，包含：提供一多层结构位于一基底上，该多层结构至少包含有一第一介电层，一第二介电层位于该第一介电层上，以及一非晶硅层位于该第二介电层上；进行一第一蚀刻步骤，移除部分该非晶硅层与部分该第二介电层，以形成一第一凹槽位于该非晶硅层与该第二介电层中，该第一凹槽曝露出部分该第一介电层；形成一掩模层于该第一凹槽中，其中该掩模层完全覆盖该第一介电层；进行一第二蚀刻步骤，移除部分该掩模层，并再次曝露出该第一介电层表面；以及进行一第三蚀刻步骤，以剩余的该掩模层为一掩模，移除部分该第一介电层，以于该第一介电层中形成一第二凹槽。

【技术特征摘要】
1.一种半导体结构的制作方法，包含：提供一多层结构位于一基底上，该多层结构至少包含有一第一介电层，一第二介电层位于该第一介电层上，以及一非晶硅层位于该第二介电层上；进行一第一蚀刻步骤，移除部分该非晶硅层与部分该第二介电层，以形成一第一凹槽位于该非晶硅层与该第二介电层中，该第一凹槽曝露出部分该第一介电层；形成一掩模层于该第一凹槽中，其中该掩模层完全覆盖该第一介电层；进行一第二蚀刻步骤，移除部分该掩模层，并再次曝露出该第一介电层表面；以及进行一第三蚀刻步骤，以剩余的该掩模层为一掩模，移除部分该第一介电层，以于该第一介电层中形成一第二凹槽。2.如权利要求1所述的制作方法，其中该第一凹槽具有一第一内径宽度，该第二凹槽具有一第二内径宽度，该第一内径宽度大于该第二内径宽度。3.如权利要求1所述的制作方法，其中该第一凹槽具有一第一内径宽度，该第二凹槽具有一第二内径宽度，该第一内径宽度等于该第二内径宽度。4.如权利要求1所述的制作方法，其中该第一介电层为一氧化层。5.如权利要求1所述的制作方法，其中该第二介电层为一碳氮化硅层。6.如权利要求1所述的...

【专利技术属性】
技术研发人员：张峰溢，李甫哲，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71