电容孔的制备过程中的叠层结构层及电容孔结构制造技术

本实用新型专利技术提供一种半导体存储器电容孔的制备过程中的叠层结构层及电容孔结构，叠层结构层包括：半导体衬底；辅助叠层结构层，包括刻蚀停止层及至少一层介质层和至少一层支撑层；图形化的多晶硅层，形成于叠层结构层表面，包括若干个沿第一方向平行间隔排布的第一间距倍增单元及若干个沿第二方向平行间隔排布的第二间距倍增单元，第二方向与第一方向间具有相交角度，相邻第一间距倍增单元间产生第一间隙，相邻第二间距倍增单元间产生第二间隙。本实用新型专利技术利用两个方向分别形成侧壁层进行图形加倍达到图形微缩，控制双方向的尺寸，达到良好的均匀性，通过刻蚀工艺以及刻蚀设备等改进，克服了电容尺寸缺陷，对结构层进行改进，达到更好的选择比。

Laminated Layer and Capacitor Hole Structure in the Fabrication of Capacitor Holes

The utility model provides a laminated structure layer and a capacitance hole structure in the process of preparing capacitance holes of semiconductor memory. The laminated structure layer includes: semiconductor substrate; auxiliary laminated structure layer, including etching stop layer, at least one dielectric layer and at least one supporting layer; graphical polycrystalline silicon layer formed on the surface of the laminated structure layer, including several parallel layers along the first direction. The first spacing multiplier unit and several second spacing multiplier units arranged parallel along the second direction have intersection angles with the first direction. The first gap is generated between adjacent first spacing multiplier units and the second gap is generated between adjacent second spacing multiplier units. The utility model uses two directions to form side wall layers to double and miniaturize graphics, control the sizes of both directions to achieve good uniformity, overcomes the defect of capacitance size by improving etching process and etching equipment, improves the structure layer, and achieves better selection ratio.

【技术实现步骤摘要】
电容孔的制备过程中的叠层结构层及电容孔结构
本技术属于半导体器件制造
，特别是涉及一种基于间距倍增的半导体存储器电容孔的制备过程中的叠层结构层及半导体存储器电容孔结构。
技术介绍
动态随机存储器(DynamicRandomAccessMemory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、晶体管的漏极/源极与位线相连、晶体管的源极/漏极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。随着半导体行业的发展，许多因素(包含现代电子设备中对提高的便携性、计算能力、存储容量以及能量效率的需求)，集成电路的尺寸不断减小。为了有助于此尺寸减小，继续研究减小集成电路的组成特性的尺寸的方法，上述组成特征的实例包含电容器、电触点、互连线以及其它电气装置等。减小特征尺寸的趋势在存储器电路或装置中是非常明显的，其中，存储器电路或装置例如是动态随机存储器(DRAM)或静态随机存储器(SRAM)等。对不断减小特征尺寸的需求越来越高，相应对用于形成所述特征的技术提出要求也越来越高，另外，间距的概念可用于描述这些特征的尺寸，间距是两个相邻特征中的相同的点之间的距离。目前，某些光致抗蚀剂材料仅对某些波长做出反应，可使用的一种常见波长范围是紫外线(UV)范围，因为许多光致抗蚀剂材料选择性的对特定波长做出反应，所以光刻技术每一者都具有最小间距，然而，在在所述最小间距以下，特定的光刻技术不能可靠的形成特征，此最小间距通常由可与所述一起使用的光波长来确定，因此，光刻技术的最小间距可能限制特征尺寸减小。因此，需要减小集成电路的尺寸并增加计算机芯片上的电气装置阵列的可操作密度，需要提供形成较小特征的改进方法、用于增加特征密度的改进的方法、将产生更高效阵列的方法以及将在不损害特征分辨度的情况下提供更紧凑阵列的技术。因此，如何提供一种基于间距倍增的半导体存储器电容孔的制备过程中的叠层结构层及半导体存储器电容孔结构，以解决现有技术中的上述问题实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种半导体存储器电容孔的制备过程中的叠层结构层及半导体存储器电容孔结构，用于解决现有技术中尺寸微缩的半导体结构难以制备、尺寸不均匀以及刻蚀高深宽比的半导体结构所述存在的尺寸等缺陷等问题。为实现上述目的及其他相关目的，本技术提供一种半导体存储器电容孔的制备过程中的叠层结构层，包括：半导体衬底；辅助叠层结构，其中，所述辅助叠层结构包括刻蚀停止层以及位于所述刻蚀停止层上的至少一层介质层和至少一层支撑层，且所述刻蚀停止层位于所述半导体衬底的表面；及图形化的多晶硅层，所述图形化的多晶硅层形成于所述辅助叠层结构表面，包括若干个沿第一方向平行间隔排布的第一间距倍增单元以及若干个沿第二方向平行间隔排布的第二间距倍增单元，其中，所述第二方向与所述第一方向之间具有一相交角度，相邻所述第一间距倍增单元之间产生一第一间隙，相邻所述第二间距倍增单元之间产生一第二间隙。作为本技术的一种优选方案，所述半导体存储器电容孔的制备过程中的叠层结构层还包括一图形转移硬掩膜层，所述图形转移硬掩膜层用于形成所述图形化的多晶硅层，其中，所述图形转移硬掩膜层包括可灰化硬掩膜层(AHM)及类金刚石薄膜层(DLC)，且所述类金刚石薄膜层位于所述可灰化硬掩膜层上。作为本技术的一种优选方案，所述相交角度包括60°；所述第一间距倍增单元呈等间距平行间隔排布，所述第二间距倍增单元呈等间距平行间隔排布；所述第一间距倍增单元的宽度与所述第二间距倍增单元的宽度相等；所述第一间隙与所述第二间隙相等。作为本技术的一种优选方案，所述介质层包括底层介质层、中间介质层及顶层介质层，所述支撑层包括底层支撑层、中间支撑层及顶层支撑层，其中，所述底层介质层、所述底层支撑层、所述中间介质层、所述中间支撑层、所述顶层介质层及所述顶层支撑层自下而上依次叠置。作为本技术的一种优选方案，相邻所述第一间隙之间的差值小于2nm，相邻所述第二间隙的差值小于2nm。本技术还提供一种半导体存储器电容孔结构，所述半导体存储器电容孔结构包括采用如权利要求1所述的半导体存储器电容孔的制备过程中的叠层结构层，且基于所述图形化的多晶硅层刻蚀所述辅助叠层结构形成的半导体器件层，其中，所述半导体器件层位于所述半导体衬底上，且具有若干个均匀间隔排布的刻蚀形成的半导体存储器电容孔。作为本技术的一种优选方案，所述半导体存储器电容孔沿刻蚀方向向内倾斜的倾斜角度小于20°，沿刻蚀方向向外倾斜的倾斜角度小于15°。本技术提供一种基于间距倍增的半导体结构层的制备方法，包括如下步骤：1)提供一半导体基底，于所述半导体基底上形成一多晶硅层，并于所述多晶硅层上依次形成第一掩膜层、第二掩膜层、迁移材料层以及第三掩膜层；2)于所述第三掩膜层上形成沿第一方向排布的第一图案层，所述第一图案层包括若干个平行间隔排布的第一图案单元；3)于所述第一图案单元的顶部、侧壁以及在所述第一图案单元周围的所述第三掩膜层表面沉积形成第一侧壁层；4)刻蚀去除位于所述第一图案单元顶部及位于所述第一图案单元周围的所述第三掩膜层表面的所述第一侧壁层的第一横向部位，并进一步去除所述第一图案层，以形成第二图案层，所述第二图案层包括若干个平行间隔排布的第二图案单元，所述第二图案单元由位于所述第一图案单元侧壁上的所述第一侧壁层的第一纵向部位构成；5)依次刻蚀所述第三掩膜层以及部分所述迁移材料层，以将所述第二图案层的图案转移至所述迁移材料层上；6)于刻蚀后的所述迁移材料层上形成第四掩膜层，并于所述第四掩膜层上形成沿第二方向排布的第三图案层，所述第二方向与所述第一方向之间具有一相交角度，所述第三图案层包括若干个平行间隔排布的第三图案单元；7)于所述第三图案单元的顶部、侧壁以及在所述第三图案单元周围的所述第四掩膜层表面沉积形成第二侧壁层；8)刻蚀去除位于所述第二图案单元顶部及位于所述第二图案单元周围的所述第四掩膜层表面的所述第二侧壁层的第二横向部位，并进一步去除所述第三图案层，以形成第四图案层，所述第四图案层包括若干个平行间隔排布的第四图案单元，所述第四图案单元由位于所述第三图案单元侧壁上的所述第二侧壁层的第二纵向部位构成，所述第二纵向部位和所述第一纵向部位互为交错为网形结构；9)依次刻蚀所述第四掩膜层、所述迁移材料层以及所述第二掩膜层，以将所述第四图案层的图案及所述第二图案层的图案共同转移至所述第二掩膜层上；10)以刻蚀后的所述第二掩膜层为掩膜刻蚀所述第一掩膜层，并以刻蚀后的所述第一掩膜层为掩膜刻蚀所述多晶硅层，得到图形化的多晶硅层，所述图形化的多晶硅层包括基于所述第二图案层转移形成的若干个平行间隔排布的第一间距倍增单元及基于所述第四图案层转移形成的若干个平行间隔排布的第二间距倍增单元，从而得到基于间距倍增的半导体结构层，其中，相邻所述第一间距倍增单元之间形成第一间隙，相邻所述第二间距倍增单元之间形成第二间隙；以及11)基于所述图形化的多晶硅层，刻蚀所述半导体基底，并去除本文档来自技高网...

【技术保护点】
1.一种半导体存储器电容孔的制备过程中的叠层结构层，其特征在于，包括：半导体衬底；辅助叠层结构，其中，所述辅助叠层结构包括刻蚀停止层以及位于所述刻蚀停止层上的至少一层介质层和至少一层支撑层，且所述刻蚀停止层位于所述半导体衬底的表面；及图形化的多晶硅层，所述图形化的多晶硅层形成于所述辅助叠层结构表面，包括若干个沿第一方向平行间隔排布的第一间距倍增单元以及若干个沿第二方向平行间隔排布的第二间距倍增单元，其中，所述第二方向与所述第一方向之间具有一相交角度，相邻所述第一间距倍增单元之间产生一第一间隙，相邻所述第二间距倍增单元之间产生一第二间隙。

【技术特征摘要】
1.一种半导体存储器电容孔的制备过程中的叠层结构层，其特征在于，包括：半导体衬底；辅助叠层结构，其中，所述辅助叠层结构包括刻蚀停止层以及位于所述刻蚀停止层上的至少一层介质层和至少一层支撑层，且所述刻蚀停止层位于所述半导体衬底的表面；及图形化的多晶硅层，所述图形化的多晶硅层形成于所述辅助叠层结构表面，包括若干个沿第一方向平行间隔排布的第一间距倍增单元以及若干个沿第二方向平行间隔排布的第二间距倍增单元，其中，所述第二方向与所述第一方向之间具有一相交角度，相邻所述第一间距倍增单元之间产生一第一间隙，相邻所述第二间距倍增单元之间产生一第二间隙。2.根据权利要求1所述的半导体存储器电容孔的制备过程中的叠层结构层，其特征在于，所述半导体存储器电容孔的制备过程中的叠层结构层还包括一图形转移硬掩膜层，所述图形转移硬掩膜层用于形成所述图形化的多晶硅层，其中，所述图形转移硬掩膜层包括可灰化硬掩膜层(AHM)及类金刚石薄膜层(DLC)，且所述类金刚石薄膜层位于所述可灰化硬掩膜层上。3.根据权利要求1所述的半导体存储器电容孔的制备过程中的叠层结构层，其特征在于，所述相交角度包括60°；所述第一间距倍增单元呈等间距平行间隔排布，所述第二间距倍增单元呈...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34