具有受限尺寸的非易失性存储器制造技术

本公开涉及具有受限尺寸的非易失性存储器。一种存储器设备包括：存储器平面，包括第一导电类型的一系列相邻半导体凹槽，其中每个半导体凹槽容纳包括多个存储器单元的多个存储器字，其中每个存储器单元包括具有浮置栅极和控制栅极的状态晶体管。存储器设备还包括被分别分配给多个存储器字中的每个存储器字的多个控制栅极选择晶体管，其中每个控制栅极选择晶体管被耦合到该控制栅极选择晶体管被分配给的存储器字的状态晶体管的控制栅极，其中每个控制栅极选择晶体管位于容纳该控制栅极选择晶体管被分配给的存储器字的半导体凹槽的相邻半导体凹槽中和该相邻半导体凹槽上。

Non-volatile memory with limited size

The present disclosure relates to a non-volatile memory with a limited size. A memory device includes a memory plane comprising a series of adjacent semiconductor grooves of the first conductive type, in which each semiconductor groove contains a plurality of memory words comprising a plurality of memory units, each of which includes a state transistor with a floating gate and a control gate. The memory device also includes a plurality of control gate selection transistors allocated separately to each memory word in a plurality of memory words, where each control gate selection transistor is coupled to the control gate of the state transistor of the memory word allocated by the control gate selection transistor, where each control gate selection transistor is located in the control gate selection transistor accommodating the control gate selection transistor. The adjacent semiconductor groove of the semiconductor groove allocated to the memory word is in and on the adjacent semiconductor groove.

【技术实现步骤摘要】
具有受限尺寸的非易失性存储器相关申请的交叉引用本申请要求于2017年8月28日提交的法国专利申请No.1757908的优先权，该申请在此通过引用并入本文。
实施例涉及存储器，特别是非易失性存储器，并且在特定实施例中涉及具有受限(例如紧凑)尺寸的非易失性存储器。
技术介绍
通常在EEPROM存储器设备中，存储器单元包括旨在存储信息项的状态晶体管。状态晶体管包括与存取晶体管或位线选择晶体管串联的控制栅极和浮置栅极。存取晶体管由字线信号控制并且使得可以电存取状态晶体管，特别是以便从其中读取数据项或向其写入数据项。控制栅极选择晶体管连接在栅极控制线与存储器字的状态晶体管的控制栅极之间。控制栅极选择晶体管由专用控制信号控制，并且使得可以电存取存储器单元，特别是以便从其中读取数据项或向其写入数据项。在数据写入过程中实现的电压(一般地包括擦除循环和编程循环)必须足够高以通过福勒-诺德海姆(Fowler-Nordheim)效应注入或提取状态晶体管的浮置栅极的电荷。然而，存取晶体管和控制栅极选择晶体管固有地展现出电压限制，超过该电压限制它们有击穿的风险，诸如源极-衬底或漏极-衬底结的雪崩以及过早磨损。这些物理限制特别源自电子部件的布置的致密化和大小的减小。诸如集成存储器电路的存取晶体管和控制栅极选择晶体管之类的部件的大小减小的结果是它们不再能够传输写入数据所需的高电压。实际上，在擦除循环期间，14V至15V的高擦除电压被施加到存储器字的状态晶体管的控制栅极。存储器字以通常方式包括一组存储器单元，例如八位字节或字节。这些高擦除电压被传输通过其源极-衬底或漏极-衬底结的击穿电压为12V量级的控制栅极选择晶体管。在编程循环期间，14V至15V的高编程电压经由存取晶体管被传输到存储器单元的状态晶体管。同样，存取晶体管具有为12V量级的源极-衬底或漏极-衬底结的击穿电压。涉及最大化浮置栅极的耦合因子并且减小隧道氧化物厚度的解决方案降低了耐久性和数据保持性能，并且还已经达到了它们的技术限制(其中耦合因子超过80％并且隧道氧化物厚度小于7nm)。涉及增加写入时间的解决方案是无效的，并且与提升存储器速度的目标相反。分离电压解决方案简单地涉及施加负电势和正电势的组合，以便达到所需的高电压，而不超过部件的击穿电压。也就是说，分离电压技术特别地需要两个电荷泵(一个生成负电势，并且另一个生成正电势)，每个电荷泵在存储器的存储器平面的外围使用大量且相对显著的表面面积。然而，期望限制支持集成电路的半导体衬底的表面面积的使用，因此分离电压解决方案可能是不适合的，例如对于包括已经较小的存储器平面的低密度存储器，其因此不能在外围接受大的表面面积。
技术实现思路
根据一个实施例，一种设备包括导电轨道，该导电轨道将每个控制栅极选择晶体管耦合到它被分配给的存储器字的状态晶体管的控制栅极，每个导电轨道在产生于容纳存储器字的凹槽中的至少一个控制栅极选择晶体管上方经过。根据一个实施例，在每个凹槽中，控制栅极选择晶体管被一起分组成N个控制栅极选择晶体管的组，并且被分别分配给属于同一凹槽的N个存储器字，N是整数，例如N＝4。根据一个实施例，一系列凹槽包括交替的第一凹槽和第二凹槽，第一凹槽被相互电耦合并且第二凹槽被相互电耦合。根据一个实施例，存储器字以行和列被布置在存储器平面中，同一行的存储器字中的一半存储器字形成偶数页面，并且该行的存储器字的存储器字中的另一半存储器字形成奇数页面，其中偶数页面产生在第一凹槽中并且奇数页面产生在第二凹槽中，存储器能够按页面方式存取。有利地，该设备包括擦除电路，该擦除电路被配置为通过以下来擦除所选择的存储器字的存储器单元：经由被分配给所选择的存储器字的控制栅极选择晶体管的导电端子，将擦除电压施加在所选择的存储器字的存储器单元的状态晶体管的控制栅极上，以及在包含控制栅极选择晶体管的凹槽中施加第一补偿电压，该第一补偿电压适于防止控制栅极选择晶体管与包含它的凹槽之间的结击穿。例如，擦除电路被配置为施加等于基本上15伏特的高擦除电压以及等于基本上3伏特的第一补偿电压。根据一个实施例，其中每个存储器单元包括与存储器单元的状态晶体管串联耦合的存取晶体管，该设备包括编程电路，该编程电路被配置为通过以下来对属于所选择的存储器字的所选择的存储器编程：将编程电压施加到所选择的存储器字的存取晶体管的导电端子，以及在包含所选择的存储器字的凹槽中施加第二补偿电压，该第二补偿电压适于防止存取晶体管与包含它的凹槽之间的结击穿。例如，编程电路被配置为施加等于基本上15伏特的高编程电压和等于基本上3伏特的第二补偿电压。附图说明在细阅完全非限制性实施例和实现模式以及附图的详细描述时，本专利技术的其他优点和特点将显而易见，其中：图1至图6图示了本专利技术的实施例和实现模式的示例。具体实施方式提出了一种解决方案，使得可以解决部件的电压限制，同时降低在存储器平面中和外围处两者消耗的表面面积。因此在这方面提出了一种电可擦可编程非易失性存储器类型的、包括存储器平面的存储器设备，该存储器平面包括一系列第一导电类型的相互电绝缘的相邻半导体凹槽，每个凹槽容纳具有存储器单元的存储器字、以及被分配给每个存储器字的相应控制栅极选择晶体管，每个存储器单元包括具有浮置栅极和控制栅极的状态晶体管，每个控制栅极选择晶体管被耦合到它被分配给的存储器字的状态晶体管的控制栅极，每个控制栅极选择晶体管位于容纳它被分配给的存储器字的半导体凹槽的相邻半导体凹槽中和上。因此，可以增加包括控制栅极选择晶体管的凹槽的电势，以便不超过其击穿电压，而不会偏置在包括存储器字的凹槽中存在的电压，并且不需要产生专用于控制栅极选择晶体管的凹槽。也就是说，所提出的设备与分离电压技术兼容。例如，该设备包括：第二导电类型的半导体阱，第二导电类型与第一导电类型相反，并且第二导电类型的半导体阱被配置为将两个相邻的凹槽横向绝缘；以及第二导电类型的半导体埋层，第二导电类型的半导体埋层被配置为将每个凹槽与第一导电类型的半导体下方衬底的剩余部分竖直绝缘。图1表示形成在第一导电类型的半导体衬底中和在第一导电类型的半导体衬底上的电可擦可编程类型EE的非易失性存储器的存储器平面PM的一部分。存储器平面PM包括存储器单元CEL，每个存储器单元包括存取晶体管TA以及具有浮置栅极和控制栅极的状态晶体管TE。存储器单元被分组为存储器字WD，每个存储器字WD包括例如八个存储器单元。每个存储器字WD属于列COL且属于行RG，从而以矩阵方式组织存储器平面PM。列在存储器平面PM的第一方向X上彼此跟随(follow)，并且行在存储器平面PM的第二方向Y上彼此跟随。在这个示例中，属于同一行RG的存储器字中的一半存储器字形成页面。行可以包括偶数页面和奇数页面。页面例如表示可以在单一写入循环中由存储器写入的最大数量的数据。然后，存储器被称为可按页面方式存取。存储器单元可经由相应的位线BL(在图1中示出为BL0-BL15)存取，每个位线被耦合到相应单元的存取晶体管TA的漏极。通过施加到字线WL的字线信号，存取晶体管TA在其栅极上被控制，字线WL对于同一行RG的所有存储器单元CEL是共用的。对状态晶体管TE而言其由施加到其控制栅极的控制信号CG控制。控制信号CG经由被分配给每个存本文档来自技高网...

【技术保护点】
1.一种存储器设备，包括：存储器平面，包括第一导电类型的一系列相邻半导体凹槽，其中每个半导体凹槽容纳包括多个存储器单元的多个存储器字，其中每个存储器单元包括具有浮置栅极和控制栅极的状态晶体管；以及多个控制栅极选择晶体管，所述多个控制栅极选择晶体管分别被分配给所述多个存储器字中的每个存储器字，其中每个控制栅极选择晶体管被耦合到所述控制栅极选择晶体管被分配给的存储器字的所述状态晶体管的所述控制栅极，其中每个控制栅极选择晶体管位于容纳所述控制栅极选择晶体管被分配给的所述存储器字的半导体凹槽的相邻半导体凹槽中和所述相邻半导体凹槽上。

【技术特征摘要】
2017.08.28 FR 17579081.一种存储器设备，包括：存储器平面，包括第一导电类型的一系列相邻半导体凹槽，其中每个半导体凹槽容纳包括多个存储器单元的多个存储器字，其中每个存储器单元包括具有浮置栅极和控制栅极的状态晶体管；以及多个控制栅极选择晶体管，所述多个控制栅极选择晶体管分别被分配给所述多个存储器字中的每个存储器字，其中每个控制栅极选择晶体管被耦合到所述控制栅极选择晶体管被分配给的存储器字的所述状态晶体管的所述控制栅极，其中每个控制栅极选择晶体管位于容纳所述控制栅极选择晶体管被分配给的所述存储器字的半导体凹槽的相邻半导体凹槽中和所述相邻半导体凹槽上。2.根据权利要求1所述的存储器设备，其中所述存储器设备包括电可擦可编程非易失性存储器。3.根据权利要求1所述的存储器设备，其中所述一系列相邻半导体凹槽包括所述第一导电类型的相互绝缘的相邻半导体凹槽。4.根据权利要求1所述的存储器设备，还包括与所述第一导电类型相反的第二导电类型的半导体阱，并且所述半导体阱被配置为将直接相邻的半导体凹槽横向绝缘。5.根据权利要求4所述的存储器设备，还包括所述第二导电类型的半导体埋层，所述半导体埋层被配置为将每个半导体凹槽与所述第一导电类型的半导体下方衬底的剩余部分竖直绝缘。6.根据权利要求1所述的存储器设备，还包括导电轨道，所述导电轨道将每个控制栅极选择晶体管耦合到所述控制栅极选择晶体管被分配给的所述存储器字的所述状态晶体管的所述控制栅极。7.根据权利要求6所述的存储器设备，其中每个导电轨道在产生于容纳所述存储器字的所述半导体凹槽中的至少一个控制栅极选择晶体管上方经过。8.根据权利要求1所述的存储器设备，其中在每个半导体凹槽中，所述控制栅极选择晶体管被一起分组成N个控制栅极选择晶体管的组，并且被分别分配给属于同一半导体凹槽的N个存储器字。9.根据权利要求1所述的存储器设备，其中所述一系列相邻半导体凹槽包括交替的第一凹槽和第二凹槽，所述第一凹槽被相互电耦合并且所述第二凹槽被相互电耦合。10.根据权利要求9所述的存储器设备，其中所述存储器字以行和列被布置在所述存储器平面中，其中同一行的所述存储器字中的一半存储字形成偶数页面，并且所述同一行的所述存储器字中的另一半存储器字形成奇数页面，其中所述偶数页面产生在所述第一凹槽中并且所述奇数页面产生在所述第二凹槽中，并且其中所述存储器设备是按页面方式可存取的。11.根据权利要求1所述的存储器设备，还包括擦除电路，所述擦除电路被配置为通过以下来擦除所选择的存储器字的存储器单元：经由被分配给所述所选择的存储器字的所述控制栅极选择晶体管的导电端子，将擦除电压施加到所述所选择的存储器字的所述存储器单元的所述状态晶体管的所述控制栅极，以及在包含所述控制栅极选择晶体管的所述半导体凹槽中施加第一补偿电压，所述第一补偿电压适于防止所述控制栅极选择晶体管与包含所述控制栅极选择晶体管的凹槽之间的结击穿。12.根据权利要求1所述的存储器设备，其中每个存储器单元包括与所述存储器单元的所述状态晶体管串联耦合的存取晶体管，所述存储器设备还包括编程...

【专利技术属性】
技术研发人员：F·塔耶特，M·巴蒂斯塔，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR