碳化硅半导体装置及其制造方法制造方法及图纸

关于框状部(32)及p型保护环(21)中的单元部侧与其他部分相比间隔窄，将使间隔变窄的部分设为点线部(211、322)。这样，使框状部(32)及p型保护环(21)中的单元部侧的间隔变窄，从而将单元部侧的电场集中缓和，使得等电位线更朝向外周侧。此外，通过设置点线部(211、322)，在单元部、连接部及保护环部，减少每单位面积的沟槽的形成面积的差，使形成在单元部、连接部及保护环部之上的p型层的厚度均匀化。由此，当将p型层进行回蚀时，能够抑制p型层作为残渣残留在保护环部。

Silicon Carbide Semiconductor Device and Its Manufacturing Method

With regard to the unit side of the frame section (32) and the p-type protection ring (21), the spacing of the unit side is narrower than that of other parts, so that the part with narrower spacing is set as the point-line section (211, 322). In this way, the spacing of the unit side in the frame section (32) and the p-type protective ring (21) is narrowed, thus the electric field on the unit side is centralized and relaxed, and the equipotential line is more outward and peripheral. In addition, by setting points and lines (211, 322), the difference of groove forming area per unit area is reduced in unit, connection and protection ring parts, and the thickness of p-layer formed on unit, connection and protection ring parts is uniformized. Therefore, when the p-type layer is retrograded, it can inhibit the p-type layer remaining in the protective ring as residue.

【技术实现步骤摘要】
【国外来华专利技术】碳化硅半导体装置及其制造方法相关申请的相互参照本申请基于2016年7月5日提出的日本专利申请第2016－133674号，在此引用其全部内容。
本公开涉及具有深(deep)层及保护环层的碳化硅(以下称作SiC)半导体装置及其制造方法。
技术介绍
以往，SiC作为能得到高的电场破坏强度的功率器件的原材料而受到关注。作为SiC的功率器件，提出了例如MOSFET及肖特基二极管等(例如，参照专利文献1)。在SiC的功率器件中，具备：单元部，形成有MOSFET及肖特基二极管等的功率元件；和保护环部，将单元部的周围包围。在单元部与保护环部之间，设置有用来将它们之间连接的连接部。并且，在包括保护环部在内的外周区域中，通过将半导体基板的表面做成凹陷的凹部，从而在基板的厚度方向上单元部及连接部成为以岛状突出的高台(mesa)部。现有技术文献专利文献专利文献1：日本特开2011－101036号公报
技术实现思路
在如上述那样在单元部与保护环部之间具备连接部、并且在包括保护环部在内的外周区域中形成凹部、使单元部及连接部成为以岛状突出的高台(mesa)部的情况下，确认了有可能不能得到作为功率器件所要求的耐压。本公开的目的是提供一种具备能够确保耐压的功率元件的SiC半导体装置及其制造方法。在本公开的一技术方案的SiC半导体装置中，在具有第1或第2导电型的基板，以及形成在基板的表面侧且与基板相比为低杂质浓度的第1导电型的漂移层的结构中，除了单元部以外，还形成有包括将该单元部的外周包围的保护环部及位于保护环部与单元部之间的连接部在内的外周部。单元部或单元部及连接部，具备第2导电型层，所述第2导电型层配置在以条纹状形成在漂移层上的多个线状的第1沟槽内，由第2导电型的外延膜构成。此外，在单元部，具备纵型的半导体元件，所述纵型的半导体元件具备与第2导电型层电连接的第1电极、和形成在基板的背面侧的第2电极，该纵型的半导体元件使电流流到第1电极与第2电极之间。在保护环部或保护环部及连接部，具备第2导电型环，所述第2导电型环配置在由漂移层的表面形成且将单元部包围的多个呈框形状的第2沟槽内，由第2导电型的外延膜构成。并且，第2导电型环中的位于外周侧的至少一部分被作为保护环部中所具备的保护环，并且该保护环中的至少一部分被作为呈线状的环部，在第2导电型环中的比环部靠内侧，具备该第2导电型环由点线状构成的多条点线部，并且使该点线部彼此的间隔比环部彼此的间隔窄。根据这样的结构，在点环部及环部，能够使每单位面积的沟槽的形成面积的差变小。因此，当形成第2导电型层时，进入到每单位面积的沟槽内的第2导电型层的量的差也变小。由此，能够使形成在单元部及外周部之上的第2导电型层的厚度均匀化。因而，当将第2导电型层进行回蚀(etchback)时，能够抑制第2导电型层在保护环部作为残渣残留。由此，能够做成具备能够确保耐压的半导体元件的SiC半导体装置。附图说明图1是示意地表示有关第1实施方式的SiC半导体装置的上表面布局的图。图2是图1的II－II剖视图。图3A是表示有关第1实施方式的SiC半导体装置的制造工序的剖视图。图3B是接着图3A的表示SiC半导体装置的制造工序的剖视图。图3C是接着图3B的表示SiC半导体装置的制造工序的剖视图。图3D是接着图3C的表示SiC半导体装置的制造工序的剖视图。图3E是接着图3D的表示SiC半导体装置的制造工序的剖视图。图3F是接着图3E的表示SiC半导体装置的制造工序的剖视图。图3G是接着图3F的表示SiC半导体装置的制造工序的剖视图。图3H是接着图3G的表示SiC半导体装置的制造工序的剖视图。图4是本专利技术者们进行了研究的SiC半导体装置的剖视图。图5A是本专利技术者们进行了研究的SiC半导体装置的制造工序的剖视图。图5B是接着图5A的表示SiC半导体装置的制造工序的剖视图。图5C是接着图5B的表示SiC半导体装置的制造工序的剖视图。图5D是接着图5C的表示SiC半导体装置的制造工序的剖视图。图6A是表示发生了掩模偏差的情况下的SiC半导体装置的上表面布局的图。图6B是表示在发生了掩模偏差的情况下、将p型连接层的框状部及p型保护环全部以线状构成的情况下的上表面布局的图。图7A是表示作为参考例而将连接层的宽度增大的情况下的制造工序中的状况的剖视图。图7B是接着图7A的表示SiC半导体装置的制造工序的剖视图。图7C是接着图7B的表示SiC半导体装置的制造工序的剖视图。图7D是接着图7C的表示SiC半导体装置的制造工序的剖视图。图8是有关第2实施方式的SiC半导体装置的剖视图。图9是示意地表示有关第3实施方式的SiC半导体装置的上表面布局的图。图10是图9中的X－X剖视图。具体实施方式以下，基于附图对本公开的实施方式进行说明。另外，在以下的各实施方式相互中，对于相互相同或等同的部分赋予相同的标号而进行说明。(第1实施方式)对第1实施方式进行说明。这里，作为由半导体元件构成的功率元件举出形成有沟槽栅极构造的反转型的MOSFET的SiC半导体装置为例进行说明。图1所示的SiC半导体装置为如下结构，具有：形成有沟槽栅极构造的MOSFET的单元部、和将该单元部包围的外周部。外周部为如下结构，具有：保护环部；和连接部，配置在比保护环部靠内侧，即配置在单元部与保护环部之间。另外，图1虽然不是剖视图，但为了使图容易观看而部分地表示了阴影。如图2所示，SiC半导体装置使用由SiC构成的n+型基板1形成，在n+型基板1的主表面上依次外延生长出由SiC构成的n－型漂移层2和p型基极区域3及n+型源极区域4。n+型基板1例如n型杂质浓度被设为1.0×1019/cm3，表面为(0001)Si面。n－型漂移层2例如n型杂质浓度被设为0.5～2.0×1016/cm3。此外，p型基极区域3是形成沟道区域的部分，p型杂质浓度被设为例如2.0×1017/cm3左右，厚度由300nm构成。n+型源极区域4与n－型漂移层2相比为高杂质浓度，表层部的n型杂质浓度例如为2.5×1018～1.0×1019/cm3，构成为厚度0.5μm左右。在单元部中，在n+型基板1的表面侧残留有p型基极区域3及n+型源极区域4，在保护环部，以将这些n+型源极区域4及p型基极区域3贯通而达到n－型漂移层2的方式形成有凹部20。通过做成这样的构造，构成了高台(mesa)构造。此外，在单元部中，以将n+型源极区域4及p型基极区域3贯通而达到n－型漂移层2的方式形成有p型深层5。p型深层5与p型基极区域3相比提高了p型杂质浓度。具体而言，p型深层5至少在n－型漂移层2中以等间隔配置有多条，如图1所示，装备在相互没有交点而相离配置的条纹状的沟槽5a内，由外延生长的p型的外延膜构成。另外，该沟槽5a相当于深沟槽，例如宽度为1μm以下，为纵横比是2以上的深度。另外，关于在图1中表示的p型深层5及后述的沟槽栅极构造及连接层30等，实际上具备有图示的数量以上，但为了简略化而减少条数而进行记载。例如，各p型深层5其p型杂质浓度为例如1.0×1017～1.0×1019/cm3，构成为宽度为0.7μm、深度为2.0μm左右。p型深层5如图1所示那样遍及从单元部的一端到另一端而形成。并且，以与后述的沟槽栅极构造相同方向本文档来自技高网...

【技术保护点】
1.一种碳化硅半导体装置，具有单元部、和包括将上述单元部的外周包围的保护环部及位于该保护环部与上述单元部之间的连接部在内的外周部，上述碳化硅半导体装置具有：第1或第2导电型的基板(1、101)；以及形成在上述基板的表面侧、且与上述基板相比为低杂质浓度的第1导电型的漂移层(2、102)；在上述单元部或上述单元部及上述连接部，具备配置在以条纹状形成于上述漂移层的多个线状的第1沟槽(5a、30a、103a)内、且由第2导电型的外延膜构成的第2导电型层(5、31、103)；在上述单元部，具备纵型的半导体元件，该纵型的半导体元件具有：第1电极(9、106)，与上述第2导电型层电连接；以及第2电极(11、107)，形成于上述基板的背面侧；在上述第1电极与上述第2电极之间流经电流；在上述保护环部或上述保护环部及上述连接部，具备第2导电型环(21、32、104、105)，该第2导电型环被配置在由上述漂移层的表面形成并且将上述单元部包围的多个呈框形状的第2沟槽(21a、30a、104a、105a)内，且由第2导电型的外延膜构成；上述第2导电型环之中的位于外周侧的至少一部分被作为上述保护环部所具备的保护环(21、104)，并且该保护环之中的至少一部分被作为呈线状的环部(212、1042)；在上述第2导电型环之中的比上述环部靠内侧，具备该第2导电型环以点线状构成的多条点线部(211、322、1041、1052)，并且该点线部彼此的间隔比上述环部彼此的间隔窄。...

【技术特征摘要】
【国外来华专利技术】2016.07.05 JP 2016-1336741.一种碳化硅半导体装置，具有单元部、和包括将上述单元部的外周包围的保护环部及位于该保护环部与上述单元部之间的连接部在内的外周部，上述碳化硅半导体装置具有：第1或第2导电型的基板(1、101)；以及形成在上述基板的表面侧、且与上述基板相比为低杂质浓度的第1导电型的漂移层(2、102)；在上述单元部或上述单元部及上述连接部，具备配置在以条纹状形成于上述漂移层的多个线状的第1沟槽(5a、30a、103a)内、且由第2导电型的外延膜构成的第2导电型层(5、31、103)；在上述单元部，具备纵型的半导体元件，该纵型的半导体元件具有：第1电极(9、106)，与上述第2导电型层电连接；以及第2电极(11、107)，形成于上述基板的背面侧；在上述第1电极与上述第2电极之间流经电流；在上述保护环部或上述保护环部及上述连接部，具备第2导电型环(21、32、104、105)，该第2导电型环被配置在由上述漂移层的表面形成并且将上述单元部包围的多个呈框形状的第2沟槽(21a、30a、104a、105a)内，且由第2导电型的外延膜构成；上述第2导电型环之中的位于外周侧的至少一部分被作为上述保护环部所具备的保护环(21、104)，并且该保护环之中的至少一部分被作为呈线状的环部(212、1042)；在上述第2导电型环之中的比上述环部靠内侧，具备该第2导电型环以点线状构成的多条点线部(211、322、1041、1052)，并且该点线部彼此的间隔比上述环部彼此的间隔窄。2.如权利要求1所述的碳化硅半导体装置，上述第2导电型环为将上述多个框形状以同心状配置的结构；在从上述第2导电型环的中心朝向外周侧的放射方向上，使每单位面积的上述点线部被形成的面积与每单位面积的上述环部被形成的面积的比，为2/3倍到1.5倍的范围。3.如权利要求1所述的碳化硅半导体装置，上述第2导电型环为将上述多个框形状以同心状配置的结构；在从上述第2导电型环的中心朝向外周侧的放射方向上，使每单位面积的上述点线部被形成的面积与每单位面积的上述环部被形成的面积的比相等。4.如权利要求1～3中任一项所述的碳化硅半导体装置，在相邻的上述点线部，构成该相邻的各个上述点线部的点部(211a)彼此之间的间隙部在从该第2导电型环的中心朝向外周侧的放射方向上不排列在一直线上。5.如权利要求1～3中任一项所述的碳化硅半导体装置，在相邻的上述点线部，在从该第2导电型环的中心朝向外周侧的放射方向上，为该相邻的上述点线部之中的配置在内周侧的上述点线部的各点部之间的间隙部、与配置在外周侧的上述点线部的各点部的中央位于一直线上的布局。6.如权利要求1～5中任一项所述的碳化硅半导体装置，将上述第2导电型环之中的位于上述保护环部与上述单元部之间的部分作为上述连接部；在上述基板的厚度方向上，使上述单元部及上述连接部为比上述保护环部突出的岛状的高台部，在该高台部与上述保护环部的边界位置，使上述第2导电型环为上述点线部。7.如权利要求1～6中任一项所述的碳化硅半导体装置，在上述单元部，形成有纵型的半导体元件，该纵型的半导体元件具备：第2导电型的基极区域(3)，形成在上述漂移层(2)之上；第1导电型的源极区域(4)，形成在上述基极区域之上，与上述漂移层相比为高杂质浓度；沟槽栅极构造，形成在从上述源极区域的表面形成到比上述基极区域深处的栅极沟槽(6)内，该沟槽栅极构造构成为，具有形成于该栅极沟槽的内壁面的栅极绝缘膜(7)和形成在上述栅极绝缘膜之上的栅极电极(8)；深层(5)，被形成直到上述漂移层之中的比上述栅极沟槽深的位置，配置在作为上述第1沟槽的至少一部分而被包含的深沟槽(5a)内，该深层构成上述第2导电型层的至少一部分；源极电极(9)，与上述源极区域及上述基极区域电连接，构成上述第1电极；以及漏极电极(11)，形成在上述基板的背面侧，构成上述第2电极。8.如权利要求1～6中任一项所述的碳化硅半导体装置，上述基板(101)为第1导电型；在上述单元部，形成有纵型的肖特基二极管，该纵型的肖特基二极管具备：深层(103)，配置在作为上述第1沟槽的至少一部分而被包含的深沟槽(103a)内，该深层构成上述第2导电型层的至少一部分；肖特基电极(106)，对于上述漂移层(102)及上述深层(103)接触，构成上述第1电极；以及欧姆电极(107)，配置在上述基板的背面侧，构成上述第2电极。9....

【专利技术属性】
技术研发人员：竹内有一，铃木克己，渡边行彦，
申请(专利权)人：株式会社电装，丰田自动车株式会社，
类型：发明
国别省市：日本,JP