浮栅型分栅闪存及其制造方法技术

本发明专利技术公开了一种浮栅型分栅闪存，单元结构包括：第一至第三栅极结构、第一和二源漏区，第一和第三栅极结构对称的设置在第二栅极结构的两侧；第一和三栅极结构作为存储位，多晶硅控制栅宽度通过第一内侧墙自对准定义，多晶硅浮栅宽度通过第一内侧墙和位于第一内侧墙外的第一外侧墙自对准定义；在第一外侧墙的外侧面外还自对准形成有第二外侧墙，单元结构之间的第一和二外侧墙间的间距自对准定义出共用的源漏区顶部的源漏接触孔的尺寸。本发明专利技术还公开了一种浮栅型分栅闪存的制造方法。本发明专利技术能采用自对准工艺实现源漏接触孔，以及采用自对准工艺定义存储位对应的多晶硅控制栅和多晶硅浮栅的尺寸，能进一步的减少存储单元的面积，提高存储密度。

Floating grating flash memory and its manufacturing method

The invention discloses a floating gate type split-gate flash memory, which comprises the first to the third gate structure, the first and the second source and drain regions, the first and the third gate structures are symmetrically arranged on both sides of the second grid structure, the first and the third gate structures are used as storage sites, the polycrystalline silicon control gate width is self-aligned through the first inner wall, and the polycrystalline silicon floating gate width is self-aligned through the first inner wall and the third gate structure is symmetrically arranged on both sides of the second grid structure. The definition of self-alignment of the first outer wall outside the first inner wall is defined. A second outer wall is formed outside the outer side of the first outer wall. The self-alignment of the spacing between the first and second outer walls between the unit structures defines the size of the source-leakage contact holes at the top of the common source-leakage zone. The invention also discloses a manufacturing method of a floating gate type split-gate flash memory. The invention can realize source-drain contact hole by self-alignment technology, and define the size of polysilicon control gate and polysilicon floating gate corresponding to storage bit by self-alignment technology, which can further reduce the area of storage unit and improve storage density.

【技术实现步骤摘要】
浮栅型分栅闪存及其制造方法
本专利技术涉及半导体集成电路领域，特别是涉及一种浮栅(Floating-gate)型分栅(split-gate)闪存。本专利技术还涉及一种浮栅型分栅闪存的制造方法。
技术介绍
分栅浮栅闪存即浮栅型分栅闪存技术被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用。提高存储集成密度有利于节省芯片面积、降低制造成本。现有的二比特(bit)每存储单元(cell)即2-bit/cell的分栅浮栅闪存的存储单元中的两个浮栅共用一个选择管，有利于减小存储单元面积。现有的2-bit/cell分栅浮栅闪存的制造工艺是三重自对准工艺，现有方法能很好的减小器件的尺寸，并且控制栅、选择栅、浮栅的尺寸(size)不受光刻限制。但是随着器件的尺寸不断做小，存储单元的接触孔的size占整个存储单元的面积的比重越来越大，这是因为源漏的接触孔是非自对准刻蚀。如果源漏接触孔能自对准实现，将能进一步减小单个存储单元的面积，降低成本。
技术实现思路
本专利技术所要解决的技术问题是提供一种浮栅型分栅闪存，能采用自对准工艺实现源漏接触孔，以及采用自对准工艺定义存储位对应的多晶硅控制栅和多晶硅浮栅的尺寸，能进一步的减少存储单元的面积，提高存储密度。为此，本专利技术还提供一种浮栅型分栅闪存的制造方法。为解决上述技术问题，本专利技术提供的浮栅型分栅闪存的单元结构包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区。所述第一源漏区和所述第二源漏区之间的区域为栅极区域，所述第一栅极结构、所述第二栅极结构和所述第三栅极结构依次横向排列在所述栅极区域中，所述第一栅极结构和所述第三栅极结构对称的设置在所述第二栅极结构的两侧。所述第一栅极结构由形成于所述第二栅极结构第一侧的半导体衬底表面的第一栅介质层、多晶硅浮栅、第二栅介质层、多晶硅控制栅、第一内侧墙和第一外侧墙叠加而成；由所述第一栅极结构的多晶硅浮栅存储第一位信息。所述第三栅极结构由形成于所述第二栅极结构第二侧的半导体衬底表面的第一栅介质层、多晶硅浮栅、第二栅介质层、多晶硅控制栅、第一内侧墙和第一外侧墙叠加而成；由所述第三栅极结构的多晶硅浮栅存储第二位信息。在所述栅极区域中，所述第二栅介质层的内侧面和所述多晶硅控制栅的内侧面围成的第二开口由第一开口自对准定义，所述第一开口由第一介质层光刻刻蚀形成；所述第一内侧墙形成于所述第一开口和所述第二开口的叠加结构的内侧面，所述第一介质层的材料和所述第一内侧墙的材料不同且具有不同的刻蚀速率。所述第一内侧墙的内侧面围成第三开口，所述第一栅介质层的内侧面和所述多晶硅浮栅的内侧面围成的第四开口由所述第三开口自对准定义。所述第四开口和所述第三开口的叠加区域自对准定义出所述第二栅极结构的形成区域，所述第二栅极结构包括形成于所述第四开口的底部表面和侧面以及所述第三开口侧面的第三栅介质层以及填充于所述第四开口和所述第三开口的叠加区域中的多晶硅选择栅。所述第一介质层在所述多晶硅选择栅形成之后被自对准去除且自对准露出所述第一内侧墙的外侧面，所述第一外侧墙自对准形成于对应的所述第一内侧墙的外侧面，所述第一外侧墙的材料和所述第一内侧墙的材料不同且具有不同的刻蚀速率。所述第一外侧墙的外侧面自对准定义出对应的所述第一栅介质层、所述多晶硅浮栅、所述第二栅介质层和所述多晶硅控制栅的外侧面。第二外侧墙自对准形成于所述第一栅介质层、所述多晶硅浮栅、所述第二栅介质层和所述多晶硅控制栅的外侧面以及所述第一外侧墙的外侧面。所述第一源漏区和所述第一栅极结构对应的所述第二外侧墙的外侧面自对准，所述第二源漏区和所述第三栅极结构对应的所述第二外侧墙的外侧面自对准。在所述第一源漏区和所述第二源漏区的顶部分别形成有对应的源漏接触孔。相邻两个所述单元结构共用所述第一源漏区或共用所述第二源漏区且共用对应的所述源漏接触孔，共用的所述源漏接触孔的底部区域由相邻的两个所述第一外侧墙和所述第二外侧墙的叠加结构的外侧面自对准定义，所述源漏接触孔的顶部穿过层间膜，所述第一外侧墙的材料和所述层间膜的材料不同且具有不同的刻蚀速率以及所述第二外侧墙的材料和所述层间膜的材料不同且具有不同的刻蚀速率。进一步的改进是，所述半导体衬底为硅衬底。进一步的改进是，所述第一介质层的材料为氮化硅。所述第一内侧墙的材料为氧化硅。所述第一外侧墙的材料为氮化硅。所述第二外侧墙的材料为氮化硅。所述层间膜的材料为氧化硅。进一步的改进是，所述第一栅介质层的材料为氧化层。所述第二栅介质层采用由依次叠加的氧化层、氮化层和氧化层组成的ONO层组成。所述第三栅介质层的材料氧化层。进一步的改进是，所述第一源漏区中包括轻掺杂漏区，所述第二源漏区中包括轻掺杂漏区，所述轻掺杂漏区和对应的所述第一外侧墙的外侧面自对准。进一步的改进是，在所述多晶硅选择栅的顶部形成有栅接触孔；所述栅接触孔穿过所述层间膜。在所述层间膜的表面形成有由正面金属层图像化形成的字线和位线，所述多晶硅选择栅通过所述栅接触孔连接到对应的字线，所述第一源漏区通过顶部的源漏接触孔连接到对应的位线，所述第二源漏区通过顶部的源漏接触孔连接到对应的位线。进一步的改进是，在所述栅接触孔和所述源漏接触孔的底部都形成有自对准金属硅化物。为解决上述技术问题，本专利技术提供的浮栅型分栅闪存的制造方法包括如下步骤：步骤一、在半导体衬底表面依次形成第一栅介质层、第一多晶硅层；之后，形成浅沟槽隔离结构，包括分步骤：在所述第一多晶硅层的表面形成硬掩模层，光刻定义出浅沟槽的形成区域，依次对浅沟槽的形成区域的硬掩模层、所述第一多晶硅层、所述第一栅介质层和所述半导体衬底进行刻蚀并在所述半导体衬底中形成浅沟槽，在所述浅沟槽中填充氧化层形成所述浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底上隔离出有源区；定义出所述有源区之后，去除所述硬质掩模层并依次形成第二栅介质层、第二多晶硅层和第一介质层，在所述有源区中，所述第二栅介质层叠加在所述第一多晶硅层的表面。步骤二、采用光刻定义加刻蚀的工艺在所述第一介质层中形成第一开口，所述第一开口内的所述第一介质层被去除且将所述第二多晶硅层的表面暴露。步骤三、以所述第一开口的内侧面为自对准条件对所述第一开口底部的所述第二多晶硅层和所述第二栅介质层进行刻蚀形成第二开口。步骤四、采用沉积加全面各项异性刻蚀工艺在所述第一开口和所述第二开口的叠加结构的内侧面自对准形成第一内侧墙，由所述第一内侧墙围成第三开口，所述第一介质层的材料和所述第一内侧墙的材料不同且具有不同的刻蚀速率。步骤五、以所述第三开口的内侧面为自对准条件对所述第三开口底部的所述第一多晶硅层和所述第一栅介质层进行刻蚀形成第四开口。步骤六、在所述第四开口的底部表面和侧面以及所述第三开口侧面形成的第三栅介质层，在形成有所述第三栅介质层的所述第四开口和所述第三开口的叠加区域中填充第三多晶硅层并组成多晶硅选择栅。浮栅型分栅闪存的单元结构的第二栅极结构包括所述第三栅介质层和所述多晶硅选择栅。步骤七、将所述第一介质层自对准去除并自对准露出所述第一内侧墙的外侧面。步骤八、采用沉积加全面各项异性刻蚀工艺在所述第一内侧墙的外侧面自对准形成第一外侧墙，所述第一外侧墙的材料和所述第一内侧墙的材料不同且具有不同的刻蚀速率。步骤九、所述第一外侧墙的外侧面为自对准本文档来自技高网...

【技术保护点】
1.一种浮栅型分栅闪存，其特征在于，浮栅型分栅闪存的单元结构包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区；所述第一源漏区和所述第二源漏区之间的区域为栅极区域，所述第一栅极结构、所述第二栅极结构和所述第三栅极结构依次横向排列在所述栅极区域中，所述第一栅极结构和所述第三栅极结构对称的设置在所述第二栅极结构的两侧；所述第一栅极结构由形成于所述第二栅极结构第一侧的半导体衬底表面的第一栅介质层、多晶硅浮栅、第二栅介质层、多晶硅控制栅、第一内侧墙和第一外侧墙叠加而成；由所述第一栅极结构的多晶硅浮栅存储第一位信息；所述第三栅极结构由形成于所述第二栅极结构第二侧的半导体衬底表面的第一栅介质层、多晶硅浮栅、第二栅介质层、多晶硅控制栅、第一内侧墙和第一外侧墙叠加而成；由所述第三栅极结构的多晶硅浮栅存储第二位信息；在所述栅极区域中，所述第二栅介质层的内侧面和所述多晶硅控制栅的内侧面围成的第二开口由第一开口自对准定义，所述第一开口由第一介质层光刻刻蚀形成；所述第一内侧墙形成于所述第一开口和所述第二开口的叠加结构的内侧面，所述第一介质层的材料和所述第一内侧墙的材料不同且具有不同的刻蚀速率；所述第一内侧墙的内侧面围成第三开口，所述第一栅介质层的内侧面和所述多晶硅浮栅的内侧面围成的第四开口由所述第三开口自对准定义；所述第四开口和所述第三开口的叠加区域自对准定义出所述第二栅极结构的形成区域，所述第二栅极结构包括形成于所述第四开口的底部表面和侧面以及所述第三开口侧面的第三栅介质层以及填充于所述第四开口和所述第三开口的叠加区域中的多晶硅选择栅；所述第一介质层在所述多晶硅选择栅形成之后被自对准去除且自对准露出所述第一内侧墙的外侧面，所述第一外侧墙自对准形成于对应的所述第一内侧墙的外侧面，所述第一外侧墙的材料和所述第一内侧墙的材料不同且具有不同的刻蚀速率；所述第一外侧墙的外侧面自对准定义出对应的所述第一栅介质层、所述多晶硅浮栅、所述第二栅介质层和所述多晶硅控制栅的外侧面；第二外侧墙自对准形成于所述第一栅介质层、所述多晶硅浮栅、所述第二栅介质层和所述多晶硅控制栅的外侧面以及所述第一外侧墙的外侧面；所述第一源漏区和所述第一栅极结构对应的所述第二外侧墙的外侧面自对准，所述第二源漏区和所述第三栅极结构对应的所述第二外侧墙的外侧面自对准；在所述第一源漏区和所述第二源漏区的顶部分别形成有对应的源漏接触孔；相邻两个所述单元结构共用所述第一源漏区或共用所述第二源漏区且共用对应的所述源漏接触孔，共用的所述源漏接触孔的底部区域由相邻的两个所述第一外侧墙和所述第二外侧墙的叠加结构的外侧面自对准定义，所述源漏接触孔的顶部穿过层间膜，所述第一外侧墙的材料和所述层间膜的材料不同且具有不同的刻蚀速率以及所述第二外侧墙的材料和所述层间膜的材料不同且具有不同的刻蚀速率。...

【技术特征摘要】
1.一种浮栅型分栅闪存，其特征在于，浮栅型分栅闪存的单元结构包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区；所述第一源漏区和所述第二源漏区之间的区域为栅极区域，所述第一栅极结构、所述第二栅极结构和所述第三栅极结构依次横向排列在所述栅极区域中，所述第一栅极结构和所述第三栅极结构对称的设置在所述第二栅极结构的两侧；所述第一栅极结构由形成于所述第二栅极结构第一侧的半导体衬底表面的第一栅介质层、多晶硅浮栅、第二栅介质层、多晶硅控制栅、第一内侧墙和第一外侧墙叠加而成；由所述第一栅极结构的多晶硅浮栅存储第一位信息；所述第三栅极结构由形成于所述第二栅极结构第二侧的半导体衬底表面的第一栅介质层、多晶硅浮栅、第二栅介质层、多晶硅控制栅、第一内侧墙和第一外侧墙叠加而成；由所述第三栅极结构的多晶硅浮栅存储第二位信息；在所述栅极区域中，所述第二栅介质层的内侧面和所述多晶硅控制栅的内侧面围成的第二开口由第一开口自对准定义，所述第一开口由第一介质层光刻刻蚀形成；所述第一内侧墙形成于所述第一开口和所述第二开口的叠加结构的内侧面，所述第一介质层的材料和所述第一内侧墙的材料不同且具有不同的刻蚀速率；所述第一内侧墙的内侧面围成第三开口，所述第一栅介质层的内侧面和所述多晶硅浮栅的内侧面围成的第四开口由所述第三开口自对准定义；所述第四开口和所述第三开口的叠加区域自对准定义出所述第二栅极结构的形成区域，所述第二栅极结构包括形成于所述第四开口的底部表面和侧面以及所述第三开口侧面的第三栅介质层以及填充于所述第四开口和所述第三开口的叠加区域中的多晶硅选择栅；所述第一介质层在所述多晶硅选择栅形成之后被自对准去除且自对准露出所述第一内侧墙的外侧面，所述第一外侧墙自对准形成于对应的所述第一内侧墙的外侧面，所述第一外侧墙的材料和所述第一内侧墙的材料不同且具有不同的刻蚀速率；所述第一外侧墙的外侧面自对准定义出对应的所述第一栅介质层、所述多晶硅浮栅、所述第二栅介质层和所述多晶硅控制栅的外侧面；第二外侧墙自对准形成于所述第一栅介质层、所述多晶硅浮栅、所述第二栅介质层和所述多晶硅控制栅的外侧面以及所述第一外侧墙的外侧面；所述第一源漏区和所述第一栅极结构对应的所述第二外侧墙的外侧面自对准，所述第二源漏区和所述第三栅极结构对应的所述第二外侧墙的外侧面自对准；在所述第一源漏区和所述第二源漏区的顶部分别形成有对应的源漏接触孔；相邻两个所述单元结构共用所述第一源漏区或共用所述第二源漏区且共用对应的所述源漏接触孔，共用的所述源漏接触孔的底部区域由相邻的两个所述第一外侧墙和所述第二外侧墙的叠加结构的外侧面自对准定义，所述源漏接触孔的顶部穿过层间膜，所述第一外侧墙的材料和所述层间膜的材料不同且具有不同的刻蚀速率以及所述第二外侧墙的材料和所述层间膜的材料不同且具有不同的刻蚀速率。2.如权利要求1所述的浮栅型分栅闪存，其特征在于：所述半导体衬底为硅衬底。3.如权利要求2所述的浮栅型分栅闪存，其特征在于：所述第一介质层的材料为氮化硅；所述第一内侧墙的材料为氧化硅；所述第一外侧墙的材料为氮化硅；所述第二外侧墙的材料为氮化硅；所述层间膜的材料为氧化硅。4.如权利要求2所述的浮栅型分栅闪存，其特征在于：所述第一栅介质层的材料为氧化层；所述第二栅介质层采用由依次叠加的氧化层、氮化层和氧化层组成的ONO层组成；所述第三栅介质层的材料氧化层。5.如权利要求1所述的浮栅型分栅闪存，其特征在于：所述第一源漏区中包括轻掺杂漏区，所述第二源漏区中包括轻掺杂漏区，所述轻掺杂漏区和对应的所述第一外侧墙的外侧面自对准。6.如权利要求1所述的浮栅型分栅闪存，其特征在于：在所述多晶硅选择栅的顶部形成有栅接触孔；所述栅接触孔穿过所述层间膜；在所述层间膜的表面形成有由正面金属层图像化形成的字线和位线，所述多晶硅选择栅通过所述栅接触孔连接到对应的字线，所述第一源漏区通过顶部的源漏接触孔连接到对应的位线，所述第二源漏区通过顶部的源漏接触孔连接到对应的位线。7.如权利要求6所述的浮栅型分栅闪存，其特征在于：在所述栅接触孔和所述源漏接触孔的底部都形成有自对准金属硅化物。8.一种浮栅型分栅闪存的制造方法，其特征在于，包括如下步骤：步骤一、在半导体衬底表面依次形成第一栅介质层、第一多晶硅层；之后，形成浅沟槽隔离结构，包括分步骤：在所述第一多晶硅层的表面形成硬掩模层，光刻定义出浅沟槽的形成区域，依次对浅沟槽的形成区域的硬掩模层、所述第一多晶硅层、所述第一栅介质层和所述半导体衬底进行刻蚀并在所述半导体衬底中形成浅沟槽，在所述浅沟槽中填充氧化层形成所述浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底上隔离出有源区；定义出所述有源区之后，去除所述硬质掩模层并依次形成第二栅介质层、第二多晶硅层和第一介质层，在所述有源区中，所述第二栅介质层叠加在所述第一多晶硅层的表面；步骤二、采用光刻定义加刻蚀的工艺在所述第一介质层中形成第一开口，所述第一开口内的所述第一介质层被去除且将所述第二多晶硅层的表面暴露；步骤三、以所述第一开口的内侧面为自对准条件对所述第一开口底部的所述第二多晶硅层和所述第二栅介质层进行刻蚀形成第二开口；步骤四、采用沉积加全面各项异性刻蚀工艺在所述第一开口和所述第二开口的叠加结构的内侧面自对准形成第一内侧墙，由所述第一内侧墙围成第三开口，所述第一介质层的材料和所述第一内侧墙的材料不同且具有不同的刻蚀速率；步骤五、以所述第三开口的内侧面为自...

【专利技术属性】
技术研发人员：许昭昭，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31