一种瞬态电压抑制器及其制作方法技术

本发明专利技术涉及一种瞬态电压抑制器，包括：衬底；形成于所述衬底表面区域的第二导电类型的第一注入区；形成于所述衬底上的第一外延层；形成在所述第一外延层上的第一导电类型的第二外延层；形成在所述第二外延层内且位于所述第一部分上方的第一沟槽，以及形成第二外延层内且位于所述第二部分上方的第二沟槽，所述第一沟槽及第二沟槽贯穿所述第二外延层；分别形成于所述第一沟槽及所述第二沟槽内的第一导电类型的第三外延层及第一导电类型的第四外延层，所述第三外延层与所述第一部分连接且其高度小于所述第一沟槽的深度，所述第四外延层与所述第二部分连接且其高度小于所述第二沟槽的深度；形成在所述第四外延层上表面区域的第二注入区。

A Transient Voltage Suppressor and Its Fabrication Method

The invention relates to a transient voltage suppressor, comprising: a substrate; a first injection region of a second conductive type formed in the surface area of the substrate; a first epitaxial layer formed on the substrate; a second epitaxial layer formed on the first conductive type formed on the first epitaxial layer; a first groove formed in the second epitaxial layer and located above the first part; and The first groove and the second groove penetrate the second epitaxy layer, forming the third epitaxy layer of the first conductive type in the first groove and the second groove and the fourth epitaxy layer of the first conductive type in the second groove, respectively. The third epitaxy layer is connected with the first part and its height is less than that of the first part. The depth of the first groove, the fourth epitaxy layer connected with the second part and its height is less than the depth of the second groove, and the second injection region of the upper surface area of the fourth epitaxy layer is formed.

【技术实现步骤摘要】
一种瞬态电压抑制器及其制作方法
本专利技术涉及半导体
，具体的说是一种瞬态电压抑制器及其制作方法。
技术介绍
瞬态电压抑制器是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。现有的瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击，但目前需要对多个不同的电路进行保护时，就需要采用多个不同的瞬态电压抑制器来保护，这样就浪费了芯片的面积，不利于成本的节约，因此不能满足市场的需求。
技术实现思路
本专利技术实施例提供了一种三极管及其制作方法，能够使所述三极管的放大系数更加稳定，提高器件性能。第一方面，本专利技术实施例提供了一种瞬态电压抑制器的制作方法，所述方法包括：在第一导电类型的衬底的表面区域形成第二导电类型的第一注入区；在所述衬底上形成第一外延层，所述第一外延层包括第一导电类型的第一部分以及第二导电类型的第二部分，所述第二部分覆盖所述第一注入区；在所述第一外延层上形成第一导电类型的第二外延层；在所述第一部分上方的所述第二外延层内形成第一沟槽，在所述第二部分上方的第二外延层内形成第二沟槽，所述第一沟槽及第二沟槽均贯穿所述第二外延层；在所述第一沟槽侧壁上形成侧墙；在所述第一沟槽及所述第二沟槽内分别形成第一导电类型的第三外延层及第一导电类型的第四外延层，所述第三外延层与所述第一部分连接且其高度小于所述第一沟槽的深度，所述第四外延层与所述第二部分连接且其高度小于所述第二沟槽的深度；在所述第四外延层的上表面区域形成第二导电类型的第二注入区；在所述第三外延层及所述第四外延层上分别形成第二导电类型的第五外延层及第二导电类型的第六外延层，以分别将所述第一沟槽及所述第二沟槽填满；通过快速热退火工艺，以激活所述第一注入区及所述第二注入区的杂质，同时所述第六外延层的杂质扩散到两侧的第二外延层内形成第一导电类型的浅结13；以及分别形成介质层、第一正面电极、第二正面电极以及背面电极。第二方面，本专利技术实施例提供了一种瞬态电压抑制器，包括：第一导电类型的衬底；形成于所述衬底表面区域的第二导电类型的第一注入区；形成于所述衬底上的第一外延层，所述第一外延层包括第一导电类型的第一部分以及第二导电类型的第二部分，所述第二部分覆盖所述第一注入区；形成在所述第一外延层上的第一导电类型的第二外延层；形成在所述第二外延层内且位于所述第一部分上方的第一沟槽，以及形成第二外延层内且位于所述第二部分上方的第二沟槽，所述第一沟槽及第二沟槽贯穿所述第二外延层；形成在所述第一沟槽侧壁上的侧墙；分别形成于所述第一沟槽及所述第二沟槽内的第一导电类型的第三外延层及第一导电类型的第四外延层，所述第三外延层与所述第一部分连接且其高度小于所述第一沟槽的深度，所述第四外延层与所述第二部分连接且其高度小于所述第二沟槽的深度；形成在所述第四外延层上表面区域的第二注入区；形成在所述第三外延层及所述第四外延层上的第二导电类型的第五外延层及第二导电类型的第六外延层，所述第五外延层及所述第六外延层的上表面与所述第二外延层的上表面对齐；介质层14、第一正面电极、第二正面电极以及背面电极。可以理解，本专利技术的实施例通过所述第一部分及第二部分，以及分别位于所述第一部分及所述第二部分上方的所述第一沟槽及所述第二沟槽，同时还在所述第一部分下方的第一外延层内形成第一注入区，进而形成两条具有不同抑制电压的保护通路，可以方便对不同的电路进行保护，节约了成本且迎合了市场的需求。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。构成本专利技术的一部分附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明书用于解释本专利技术，并不构成对不让你专利技术的不当限定。下面结合附图和实施例对本专利技术进一步说明。图1是本专利技术实施例提出的制作瞬态电压抑制器的方法的流程示意图；图2是本专利技术实施例提出的瞬态电压抑制器的剖面结构示意图；图3至图13是本专利技术实施例提出的制作瞬态电压抑制器的方法的剖面结构示意图；图14为本专利技术实施例提出的瞬态电压抑制器的等效电路图。附图标记说明：1、衬底；2、第一注入区；a、外延层；3、第一外延层；4、第二外延层；5、第一沟槽；6、第二沟槽；7、侧墙；8、第三外延层；9、第四外延层；10、第二注入区；11、第五外延层；12、第六外延层；13、浅结13；14、介质层14；15、第一正面电极；16、第二正面电极；17、背面电极。具体实施方式为了使本专利技术的目的、技术方案和有益技术效果更加清晰明白，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该专利技术产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。请参阅图1及图2，本专利技术提供一种瞬态电压抑制器的制作方法，包括：步骤S01：在第一导电类型的衬底1的表面区域形成第二导电类型的第一注入区2。步骤S02：在所述衬底1上形成第一外延层3，所述第一外延层3包括第一导电类型的第一部分31以及第二导电类型的第二部分32，所述第二部分32覆盖所述第一注入区2。步骤S03：在所述第一外延层3上形成第一导电类型的第二外延层4。步骤S04：在所述第一部分31上方的所述第二外延层4内形成第一沟槽5，在所述第二部分32上方的第二外延层4内形成第二沟槽6，所述第一沟槽5及第二沟槽6均贯穿所述第二外延层4。步骤S05：本文档来自技高网...

【技术保护点】
1.一种瞬态电压抑制器的制作方法，其特征在于，所述方法包括：在第一导电类型的衬底的表面区域形成第二导电类型的第一注入区；在所述衬底上形成第一外延层，所述第一外延层包括第二导电类型的第一部分以及第一导电类型的第二部分，所述第一部分覆盖所述第一注入区；在所述第一外延层上形成第一导电类型的第二外延层；在所述第一部分上方的所述第二外延层内形成第一沟槽，在所述第二部分上方的第二外延层内形成第二沟槽，所述第一沟槽及第二沟槽均贯穿所述第二外延层；在所述第一沟槽侧壁上形成侧墙；在所述第一沟槽及所述第二沟槽内分别形成第一导电类型的第三外延层及第一导电类型的第四外延层，所述第三外延层与所述第一部分连接且其高度小于所述第一沟槽的深度，所述第四外延层与所述第二部分连接且其高度小于所述第二沟槽的深度；在所述第四外延层的上表面区域形成第二导电类型的第二注入区；在所述第三外延层及所述第四外延层上分别形成第二导电类型的第五外延层及第二导电类型的第六外延层，所述第五外延层及所述第六外延层的上表面与所述第二外延层的上表面对齐；分别形成介质层、第一正面电极、第二正面电极以及背面电极。

【技术特征摘要】
1.一种瞬态电压抑制器的制作方法，其特征在于，所述方法包括：在第一导电类型的衬底的表面区域形成第二导电类型的第一注入区；在所述衬底上形成第一外延层，所述第一外延层包括第二导电类型的第一部分以及第一导电类型的第二部分，所述第一部分覆盖所述第一注入区；在所述第一外延层上形成第一导电类型的第二外延层；在所述第一部分上方的所述第二外延层内形成第一沟槽，在所述第二部分上方的第二外延层内形成第二沟槽，所述第一沟槽及第二沟槽均贯穿所述第二外延层；在所述第一沟槽侧壁上形成侧墙；在所述第一沟槽及所述第二沟槽内分别形成第一导电类型的第三外延层及第一导电类型的第四外延层，所述第三外延层与所述第一部分连接且其高度小于所述第一沟槽的深度，所述第四外延层与所述第二部分连接且其高度小于所述第二沟槽的深度；在所述第四外延层的上表面区域形成第二导电类型的第二注入区；在所述第三外延层及所述第四外延层上分别形成第二导电类型的第五外延层及第二导电类型的第六外延层，所述第五外延层及所述第六外延层的上表面与所述第二外延层的上表面对齐；分别形成介质层、第一正面电极、第二正面电极以及背面电极。2.如权利要求1所述的瞬态电压抑制器的制作方法，其特征在于，在所述衬底上形成第一外延层具体包括：在所述衬底表面生长第一导电类型的外延层；在所述外延层的部分区域内注入第二导电类型的离子形成所述第一部分，所述外延层除所述第一部分的其他区域为所述第二部分。3.如权利要求1所述的瞬态电压抑制器的制作方法，其特征在于，分别形成所述介质层、第一正面电极、第二正面电极以及背面电极具体包括：在所述第二外延层上淀积所述介质层；在所述介质层上形成第一接触孔及所述第二接触孔，其中，所述第一接触孔位于所述第五外延层上方，所述第二接触孔位于所述第六外延层上方；在所述第一接触孔及所述第二接触孔以及所述介质层上淀积形成与所述第五外延层连接的第一正面电极以及与所述第六外延层连接的第二正面电极；在所述衬底远离所述第一外延层的表面形成背面电极。4.如权利要求1所述的瞬态电压抑制器的制作方法，其特征在于，所述第一注入区间隔分布...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：盛世瑶兰深圳科技有限公司，
类型：发明
国别省市：广东,44