具有互补非易失性电阻存储器元件的集成电路制造技术

提供具有存储器元件的集成电路。存储器元件可包括以背靠背式配置或排队式配置耦合在一起的非易失性电阻元件。可在电阻元件上执行擦除、编程以及加裕度操作。每个电阻存储器元件可接收阳极端子或阴极端子上的正电压、地电压或负电压。

Integrated Circuits with Complementary Nonvolatile Resistance Memory Elements

Provides integrated circuits with memory elements. Memory elements may include non-volatile resistance elements coupled together in back-to-back or queued configurations. Erase, programming and margin operation can be performed on the resistor element. Each resistive memory element can receive positive, ground or negative voltages at the anode or cathode terminals.

【技术实现步骤摘要】
具有互补非易失性电阻存储器元件的集成电路
技术介绍
诸如可编程集成电路的集成电路常常包含以静态随机存取存储器(SRAM)单元的形式的易失性存储器元件。在可编程集成电路中，SRAM单元可用作配置随机存取存储器(CRAM)单元。可编程集成电路是可由用户编程来实现期望定制逻辑功能的一种类型的集成电路。CRAM单元用于存储由用户供应的配置数据。一旦被加载，CRAM单元就将控制信号供应到晶体管以配置晶体管来实现所期望的逻辑功能。一般使用一对交叉耦合的逆变器来形成易失性存储器元件，例如SRAM和CRAM单元。在每个存储器单元中，这对交叉耦合的逆变器可连接到地址晶体管，其在数据从存储器单元被读取或被写到存储器单元内时被接通。当没有数据从存储器单元被读取或被写到存储器单元内时，地址晶体管被断开以隔离存储器单元。对每个连续代的集成电路技术存在朝着较小的尺寸、较低的阈值电压和较低的电源电压按比例缩放晶体管的趋势。较低的电源电压和较小的设备可能导致易失性存储器元件的降低的读/写裕度。这可能对可靠的设备操作提出挑战。然而，较小的设备往往更多地遭受过程、电压和温度变化(PVT变化)。在较低的电源电压下操作存储器元件可进一步加重由存储器元件经历的变化的量，导致减小的存储器产量。在本文描述的实施例产生在这一背景下。附图说明图1是根据实施例的例证性可编程集成电路的视图。图2是根据实施例的例证性存储器阵列的视图。图3A和3B是根据实施例的例证性背靠背式非易失性电阻存储器元件的视图。图4是示出根据实施例的在电阻存储器阵列上的单比特(single-bit)擦除操作的电路图。图5是示出根据实施例的在电阻存储器阵列上的单比特编程操作的电路图。图6是示出根据实施例的在电阻存储器阵列上的全局擦除操作的电路图。图7是示出根据实施例的针对电阻存储器阵列的正常保持操作的电路图。图8是示出根据实施例的在电阻存储器阵列上的读操作的电路图。图9A是示出根据实施例的在电阻存储器阵列上的顶部比特(top-bit)裕度测试操作的电路图。图9B是示出根据实施例的在电阻存储器阵列上的底部比特(bottom-bit)裕度测试操作的电路图。图9C是示出根据实施例的在电阻存储器阵列上的设定比特裕度测试操作的电路图。图10是根据实施例的例证性排队式(inline)非易失性电阻存储器元件的视图。图11是示出根据实施例的在电阻存储器阵列上的组合程序擦除操作的电路图。具体实施方式本实施例涉及包括存储器元件的阵列的集成电路。存储器元件阵列可用于在数据处理操作期间存储数据。在诸如可编程逻辑设备的可编程集成电路中，存储器元件的阵列可被加载有在配置可编程逻辑电路时使用的配置数据。在存储用于可编程集成电路的配置数据时使用的存储器元件有时被称为配置随机存取存储器(CRAM)单元。在其它类型的随机存取存储器(RAM)阵列中使用的存储器单元有时被称为RAM单元。可在使用存储器的任何适当的集成电路中使用存储器单元。这样类型的集成电路可包括存储器芯片、具有存储器阵列的数字信号处理电路、微处理器、具有存储器阵列的专用集成电路、可编程集成电路(例如可编程逻辑设备集成电路，其中对配置存储器使用存储器单元)、或任何其它适当的集成电路。在图1中示出包括存储器的例证性集成电路10。设备10可具有用于将信号从设备10驱离并用于经由输入-输出引脚14从其它设备接收信号的输入-输出(I/O)电路12。互连资源16(例如全局和局部垂直和水平导电线和总线)可用于在设备10上路由信号。互连资源16包括固定互连(导电线)和可编程互连(即，在相应的固定互连之间的可编程连接)。可编程逻辑18可包括组合和时序逻辑电路。可编程逻辑18可配置成执行定制逻辑功能。与互连资源相关联的可编程互连可被考虑为可编程逻辑18的一部分。设备10包含易失性存储器单元20，其可使用引脚14和输入-输出电路12被加载有配置数据(也被称为编程数据)。一旦被加载，存储器单元就可提供控制在可编程逻辑18中的相关联逻辑部件的状态的相应的静态控制输出信号。如果需要，可在SRAM型存储器阵列中使用存储器单元20(例如，以在设备10的操作期间为处理电路存储数据)。存储器单元20可由配置成形成双稳态电路的多个晶体管形成。存储器单元可经由引脚14和输入-输出电路12从外部可擦除可编程只读存储器和控制芯片或其它适当的数据源被加载。加载的CRAM存储器单元20可提供静态控制信号，其被施加到在可编程逻辑18中的电路元件(例如金属氧化物半导体晶体管)的端子(例如栅极)以控制那些元件(例如以接通或断开某些晶体管)并从而配置在可编程逻辑18中的逻辑。电路元件可以是晶体管，例如传输晶体管、复用器的部分、查找表、逻辑阵列、AND、OR、NAND和NOR逻辑门等。存储器单元20可布置在阵列图案中。在一般现代可编程逻辑设备中，在芯片10上可以有数百万个存储器单元20。在编程操作期间，由用户(例如逻辑设计者)给存储器单元的阵列提供配置数据。一旦被加载有配置数据，存储器单元20就选择性地控制在可编程逻辑18中的电路的部分，并从而定制它的功能，使得它将按期望操作。可使用任何适当的架构来组织设备10的电路。作为示例，设备10的逻辑可被组织在较大的可编程逻辑区的一系列行和列中，其中每个较大的可编程逻辑区包含多个较小的逻辑区。设备10的逻辑资源可由互连资源16(例如相关联的垂直和水平导体)互连。这些导体可包括基本上跨越设备10的全部的全局导电线、跨越设备10的部分的分数线(例如二分之一线或四分之一线)、特定长度(例如足以互连几个逻辑区域)的交错线、较小的局部线或任何其它适当的互连资源布置。如果需要，设备10的逻辑可布置在更多的层级或层中，其中多个大区域被互连以形成逻辑的还更大的部分。其它设备布置仍然可使用未布置在行和列中的逻辑。当存储器单元20布置在阵列中时，水平和垂直导体和相关联的控制电路可用于访问存储器单元。控制电路可例如用于清除所有或一些存储器单元。控制电路也可将数据写到存储器单元内，并可从存储器单元读数据。例如在CRAM阵列中，存储器单元可被加载有配置数据。在设备10在系统中正常操作期间被使用之前，所加载的配置数据可接着从阵列读出以确认正确的数据加载操作。如上所述，任何适当的存储器阵列架构可用于布置存储器单元20。在图2中示出一个适当的布置。在图2的例证性阵列中只有存储器单元20的三个行和列，但在存储器阵列28中通常可以有数百个或数千个行和列。阵列20可以是在设备10上的多个阵列之一，可以是作为较大阵列的部分的子阵列，或可以是存储器单元20的任何其它适当的组。每个存储器单元20可在相应的输出路径38处提供相应的输出信号OUT。在CRAM阵列中，每个信号OUT是静态输出控制信号，其可在相应的路径40上被传送并可在配置相关联的晶体管(例如晶体管36(例如传输晶体管))或在相关联的可编程逻辑电路中的其它适当的电路元件时被使用。集成电路10可具有用于向存储器阵列28供应信号的控制电路24。控制电路24可使用引脚14从外部源并使用诸如路径30的路径从内部源接收电源电压、数据和其它信号。控制电路24可包括电路，例如寻址电路、数据寄存器电路、读/写电路等。控制电路24可使用通过引脚14供应的电源电压本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：第一电源端子，其接收第一可调节电源电压；第二电源端子，其接收第二可调节电源电压；第一非易失性电阻元件，其包括：第一阳极端子，其耦合到所述第一电源端子；以及第一阴极端子；以及第二非易失性电阻元件，其包括：第二阳极端子，其耦合到所述第二电源端子；以及第二阴极端子，其耦合到所述第一非易失性电阻元件的所述第一阴极端子。

【技术特征摘要】
2017.06.15 US 15/624,4131.一种集成电路，包括：第一电源端子，其接收第一可调节电源电压；第二电源端子，其接收第二可调节电源电压；第一非易失性电阻元件，其包括：第一阳极端子，其耦合到所述第一电源端子；以及第一阴极端子；以及第二非易失性电阻元件，其包括：第二阳极端子，其耦合到所述第二电源端子；以及第二阴极端子，其耦合到所述第一非易失性电阻元件的所述第一阴极端子。2.如权利要求1所述的集成电路，其中所述第一非易失性电阻元件和所述第二非易失性电阻元件形成导电桥接随机存取存储器单元。3.如权利要求1所述的集成电路，还包括：第一三态缓冲器，其驱动所述第一电源端子；以及第二三态缓冲器，其驱动所述第二电源端子。4.如权利要求1-3中的任一项所述的集成电路，其中所述第一可调节电源电压是负的。5.如权利要求1-3中的任一项所述的集成电路，其中所述第二可调节电源电压是负的。6.如权利要求1所述的集成电路，还包括：数据线；地址晶体管，其耦合在所述数据线和所述第一阴极端子之间；额外的电源线；第一晶体管，其耦合在所述额外的电源线和所述数据线之间，所述第一晶体管接收偏置控制电压；以及第二晶体管，其与在所述额外的电源线和所述数据线之间的所述第一晶体管串联耦合，所述第二晶体管接收验证控制电压。7.如权利要求1所述的集成电路，还包括：传输晶体管，其具有从所述第一阴极端子接收静态控制信号的栅极端子。8.如权利要求1-3或6-7中的任一项所述的集成电路，还包括：输入-输出电路，其具有第一栅极氧化物厚度；以及地址晶体管，其耦合到所述第一阴极端子，所述地址晶体管具有小于所述第一栅极氧化物厚度的第二栅极氧化物厚度。9.一种操作集成电路的方法，所述方法包括：将数据线驱动到负电压电平，其中所述集成电路包括串联耦合在第一电源线和第二电源线之间的第一非易失性电阻元件和第二非易失性电阻元件，并且其中所述第一非易失性电阻元...

【专利技术属性】
技术研发人员：R·G·什莫伦，R·库尼亚万，YS·何，A·L·李，J·T·瓦特，C·J·帕斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US