用于减少泄漏的SRAM架构制造技术

本发明专利技术总体上涉及半导体存储器领域，并且具体地涉及包括静态随机存取存储器(SRAM)位单元(100)的存储器单元。通过在读取存取或写入存取以及空闲状态期间将读取存取晶体管端子连接到GND或VDD来减少读取路径中的泄漏电流。SRAM单元反相器在大小上可以是不对称的。存储器可以包括各种升压电路，以允许对有区别的电源电压的低压操作或应用。

SRAM architecture for reducing leaks

The present invention relates generally to the field of semiconductor memory and specifically to a memory unit including a static random access memory (SRAM) bit unit (100). The leakage current in the read-access path is reduced by connecting the read-access transistor terminals to GND or VDD during read-access or write-access and idle state. The SRAM unit inverters can be asymmetrical in size. The memory can include various step-up circuits to allow low-voltage operation or application of differentiated supply voltages.

【技术实现步骤摘要】
【国外来华专利技术】用于减少泄漏的SRAM架构
本专利技术总体上涉及电子硬件存储器领域，并且具体地涉及包括静态随机存取存储器(SRAM)位单元的存储器单元。
技术介绍
SRAM在低压操作中的性能和可靠性对工程界提出了挑战。低压SRAM的一个工程挑战主要是由于在缩放的电源电压下性能下降的模拟感测放大器。此外，现有低压SRAM解决方案存在以下问题：由于其在位单元中需要8个晶体管而导致较高的面积成本；较高的设计和制作成本。随着新设备和应用近来在物联网(IoT)领域内兴起，对超低压设计的需求增加。大多数IoT设备将受益于低压存储器以节省电池，并且还受益于生产和面积成本降低的存储器。国际半导体技术蓝图(ITRS蓝图)指出，当前6TSRAM结构的革命性替代品是有待研究的挑战。因此，需要一种高产、低压的SRAM。
技术实现思路
鉴于以上内容，本专利技术的目标在于解决或至少减少以上讨论的缺点中的一个或若干个。总体上，以上目标通过所附独立权利要求实现。根据第一方面，本专利技术通过连接到第一电源电压的存储器来实现，所述存储器包括：多个存储器单元，被安排为具有行和列的矩阵；多条字线，每条字线WL都包括所述多个存储器单元中的一行；多个位线对，其中，每个位线对都包括：所述多个存储器单元中的一列；读取位线RBL，被安排用于对所述位线对的所述存储器单元进行读取；以及写入位线WBL，被安排用于对所述位线对的所述存储器单元进行写入；每个存储器单元都包括静态随机存取存储器(SRAM)位单元，所述SRAM位单元包括：两个交叉耦合的反相器；单个写入存取晶体管，被安排用于向所述SRAM位单元供应来自包括所述存储器单元的所述WBL的数据，其中，所述单个写入存取晶体管被安排成使用写入字线WWL信号来激活；以及第一读取存取晶体管和第二读取存取晶体管，被安排用于馈送来自所述SRAM位单元的数据，并且其中，所述第二读取存取晶体管被安排成使用读取字线RWL信号来激活，并且其中，所述第一读取存取晶体管被安排用于转换由所述两个交叉耦合的反相器存储的数据；其中，所述SRAM位单元连接到反相器，所述反相器被安排用于在对所述存储器单元的读取操作期间将所述第一读取存取晶体管连接到地并且用于在其他情况下将所述第一读取存取晶体管连接到所述第一电源电压。通过为SRAM位单元中的读取晶体管提供虚拟地，使用在位单元不参与读取操作时将第一读取存取晶体管连接到第一电源电压(VDD)的反相器(尾部缓冲器)，位单元泄漏将大幅减少。此外，通过仅将单个写入存取晶体管、并且因此单条WBL用于每个位单元，可以大幅减小位单元的面积和能量成本。根据一些实施例，所述两个交叉耦合的反相器在大小上是不对称的。这种不对称设计有助于通过单个写入存取晶体管以低驱动强度进行写入操作。根据一些实施例，所述多条字线中的每条WL连接到第一解码器和第二解码器，其中，所述第一解码器被安排用于对读取地址进行解码并且输出所述RWL信号以选择WL用于读取包括在所述WL的所述存储器单元中的所述SRAM位单元的数据，由此，所选WL将向所述所选WL的所述存储器单元的所述读取数据存取晶体管供应读取数据；并且所述第二解码器被安排用于对写入地址进行解码并且输出所述WWL信号以选择WL用于向包括在所选WL的所述存储器单元中的所述SRAM位单元写入数据，由此，所述所选WL将被供应到所述所选WL的所述存储器单元的所述写入存取晶体管的数据。所述解码器可以是根据现有技术的任何解码器，但是为了减少通过解码器的泄漏电流，所述第一解码器和所述第二解码器可以包括多个晶体管，其中，每个晶体管都连接到选择信号，所述选择信号被安排用于激活和去激活所述晶体管；并且所述多个晶体管以树结构安排，其中，所述树结构的每个分支都包括单个晶体管，其中，所述树结构包括至少两个根分支，其中，所述树结构中不是根分支的每个分支都具有单个父分支，其中，所述树结构的每个叶分支都被安排用于提供RWL或WWL信号以选择WL用于从或向所述存储器读取或写入数据，其中，所述读取地址或所述写入地址被用于提供选择信号以激活所述多个晶体管之中沿着根分支与叶分支之间的路径的晶体管，以便分别基于所述读取地址或所述写入地址来选择正确WL。观察到优于传统解码器的两种特性：解码器的电容性负载大幅降低，并且泄漏路径的数量经历大幅减小，例如，根据解码器的地址空间将解码器的地址逻辑中的泄漏减少高达200倍。根据一些实施例，所述树结构具有数量n个层级，其中，以所述树结构安排的所述多个晶体管是PMOS晶体管，其中，包括在叶分支中的每个PMOS晶体管都连接到接地的n个并联安排的NMOS晶体管，其中，所述读取地址或所述写入地址被用于提供针对所述n个NMOS晶体管的选择信号，使得所述树结构的所述叶分支处、不表示所述正确WL(目标WL)的至少一个NMOS晶体管将被激活以便将存在于所述叶分支处的任何电压排放到地。这个实施例添加了基于读取地址或写入地址选择正确WL的额外安全层，因为晶体管中的任何剩余电荷或由于泄漏而存在的电压将通过NMOS晶体管排放。根据一些实施例，以树结构安排的所述多个晶体管是PMOS晶体管，其中，所述多个PMOS晶体管中的每一个都连接到接地的NMOS晶体管，其中，所述读取地址或所述写入地址被用于提供针对所述NMOS晶体管的选择信号，使得沿着到所述树结构的所述叶分支的PMOS晶体管路线、不表示所述正确WL的至少一个NMOS晶体管将被激活以便将存在于所述叶分支处的任何电压排放到地。这个实施例添加了基于读取地址或写入地址选择正确WL的额外安全层，因为晶体管中的任何剩余电压或由于泄漏而存在的电压将通过NMOS晶体管排放。根据一些实施例，所述树结构恰好具有两个根分支，其中，所述树结构中不是叶分支的每个分支都具有两个子分支，其中，所述读取地址或所述写入地址中的第一位被用于激活所述两个根分支之一，其中，所述读取地址或所述写入地址中的每个随后位都被用于激活所述父分支的所述两个子分支之一的已经由所述读取地址或所述写入地址中的前一位激活的晶体管。这种二叉树结构有助于一级解码器，因为读取地址或写入地址的位可以直接用于激活解码器的树结构的每个层级处的左侧分支或右侧分支处的晶体管。根据一些实施例，所述树结构具有数量n≥2个层级，其中，所述树结构包括>2个根分支，其中，所述树结构中不是叶分支的每个分支都包括>2个子分支；并且其中，所述树结构中的所述n个层级中的每个层级的所述选择信号都由接收所述读取地址或写入地址的专用位的另外的解码器控制，其中，控制所述树结构中的所述n个层级中的每个层级的所述选择信号的所述另外的解码器不同于所述第一解码器或所述第二解码器。使用两级解码器有助于解码器的较大地址空间，同时使树结构的层级数保持很低。换句话说，对选择信号的预解码将树-解码器中的晶体管堆叠限制为例如3个层级，这导致在树解码器的所选晶体管分支中、即在通过解码器的所选路线中具有低导通电阻。这进而降低了字选择信号RWL/WWL上的电压降，因为通过解码器传输了较高电平的输入电压。根据一些实施例，所述另外的解码器是如上所述的解码器。这意味着对读取/写入地址的预解码由实现以上树结构的解码器完成，其中，所述树结构中不是根分支的每个分支都具有单个父分支。根据一些本文档来自技高网...

【技术保护点】
1.一种连接到第一电源电压(VDD)的存储器，所述存储器包括：多个存储器单元，被安排为具有行和列的矩阵；多条字线，每条字线WL包括所述多个存储器单元中的一行；多个位线对，其中，每个位线对包括：所述多个存储器单元中的一列；读取位线RBL，被安排用于对所述位线对的所述存储器单元进行读取；以及写入位线WBL，被安排用于对所述位线对的所述存储器单元进行写入；每个存储器单元包括静态随机存取存储器(SRAM)位单元(100)，所述SRAM位单元包括：两个交叉耦合的反相器(I1，I2)；单个写入存取晶体管(M1)，被安排用于向所述SRAM位单元供应来自包括所述存储器单元的所述WBL的数据，其中，所述单个写入存取晶体管被安排成使用写入字线WWL信号来激活；以及第一读取存取晶体管(M2)和第二读取存取晶体管(M3)，被安排用于馈送来自所述SRAM位单元的数据，并且其中，所述第二读取存取晶体管(M3)被安排成使用读取字线RWL信号来激活，并且其中，所述第一读取存取晶体管(M2)被安排用于转换由所述两个交叉耦合的反相器存储的数据；其中，所述位单元连接到反相器(尾部缓冲器)，所述反相器被安排用于在对所述存储器单元的读取操作期间将所述第一读取存取晶体管(M2)连接到地并且用于在其他情况下将所述第一读取存取晶体管(M2)连接到所述第一电源电压。...

【技术特征摘要】
【国外来华专利技术】1.一种连接到第一电源电压(VDD)的存储器，所述存储器包括：多个存储器单元，被安排为具有行和列的矩阵；多条字线，每条字线WL包括所述多个存储器单元中的一行；多个位线对，其中，每个位线对包括：所述多个存储器单元中的一列；读取位线RBL，被安排用于对所述位线对的所述存储器单元进行读取；以及写入位线WBL，被安排用于对所述位线对的所述存储器单元进行写入；每个存储器单元包括静态随机存取存储器(SRAM)位单元(100)，所述SRAM位单元包括：两个交叉耦合的反相器(I1，I2)；单个写入存取晶体管(M1)，被安排用于向所述SRAM位单元供应来自包括所述存储器单元的所述WBL的数据，其中，所述单个写入存取晶体管被安排成使用写入字线WWL信号来激活；以及第一读取存取晶体管(M2)和第二读取存取晶体管(M3)，被安排用于馈送来自所述SRAM位单元的数据，并且其中，所述第二读取存取晶体管(M3)被安排成使用读取字线RWL信号来激活，并且其中，所述第一读取存取晶体管(M2)被安排用于转换由所述两个交叉耦合的反相器存储的数据；其中，所述位单元连接到反相器(尾部缓冲器)，所述反相器被安排用于在对所述存储器单元的读取操作期间将所述第一读取存取晶体管(M2)连接到地并且用于在其他情况下将所述第一读取存取晶体管(M2)连接到所述第一电源电压。2.如权利要求1所述的存储器，其中，所述两个交叉耦合的反相器在大小上是不对称的。3.如权利要求1至2中任一项所述的存储器，其中，所述多条字线中的每条WL都连接到第一解码器和第二解码器(400，500，600，700)，其中，所述第一解码器被安排用于对读取地址进行解码并且输出所述RWL信号以选择WL用于读取包括在所述WL的所述存储器单元中的所述SRAM位单元的数据，由此，所选WL将向所述所选WL的所述存储器单元的所述读取数据存取晶体管供应读取数据；并且所述第二解码器被安排用于对写入地址进行解码并且输出所述WWL信号以选择WL用于向包括在所选WL的所述存储器单元中的所述SRAM位单元写入数据，由此，所述所选WL将被供应到所述所选WL的所述存储器单元的所述写入存取晶体管的数据。4.如权利要求3所述的存储器，其中，所述第一解码器和所述第二解码器包括多个晶体管(402，502，602，702)，其中，每个晶体管连接到选择信号(404，504)，所述选择信号被安排用于激活和去激活所述晶体管；并且所述多个晶体管被安排为树结构，其中，所述树结构的每个分支包括单个晶体管，其中，所述树结构包括至少两个根分支，其中，所述树结构中不是根分支的每个分支具有单个父分支，其中，所述树结构的每个叶分支被安排用于提供RWL或WWL信号以选择WL用于从所述存储器读取或向所述存储器写入数据，其中，所述读取地址或所述写入地址被用于提供选择信号以激活所述多个晶体管之中沿着根分支与叶分支之间的路径的晶体管，以便分别基于所述读取地址或所述写入地址来选择正确WL。5.如权利要求4所述的存储器，其中，所述树结构具有数量n个层级，其中，被安排为所述树结构的所述多个晶体管是PMOS晶体管，其中，包括在叶分支中的每个PMOS晶体管连接到接地的n个并联安排的NMOS晶体管，其中，所述读取地址或所述写入地址被用于提供针对所述n个NMOS晶体管的选择信号，使得在所述树结构的所述叶分支处、不表示所述正确WL的至少一个NMOS晶体管将被激活以便将存在于所述叶分支处的任何电压排放到地。6.如权利要求4所述的存储器，其...

【专利技术属性】
技术研发人员：巴巴克·穆罕默迪，乔基姆·尼夫斯·罗德里格斯，
申请(专利权)人：艾克斯安耐杰克有限公司，
类型：发明
国别省市：瑞典,SE