采用谐振驱动电路的低功耗SRAM位单元制造技术

一种SRAM单元包括第一反相器，所述第一反相器具有经由第一电阻器耦接到第二反相器的输入引线的输出引线。第二反相器的输出引线通过第二电阻器耦接到第一反相器输入引线。第一写位线经由第一开关耦接到第一反相器输入引线，第二写位线经由第二开关耦接到第二反相器输入引线。由于电阻器的原因，驱动写位线的电路在向单元写入数据时不必使反相器过负荷。单元是包括几列SRAM单元的阵列的一部分，每列耦接到一对写位线。谐振振荡器用正弦波驱动写位线。这减少了SRAM阵列消耗的功率。

【技术实现步骤摘要】
【国外来华专利技术】采用谐振驱动电路的低功耗SRAM位单元相关申请的交叉引用：本申请要求于2015年7月27日提交的，标题为“ALowPowerSRAMBitcellUsingResonantDriveCircuitry”的美国临时申请序列号62/282,215的优先权权益，其内容通过引用并入本文。
技术介绍
本专利技术涉及集成电路，尤其涉及静态随机存取存储器(staticrandomaccessmemory，SRAM)电路。本专利技术还涉及用于在SRAM电路中存储数据的方法和电路。存在两种通用型存储器电路：“易失性”和“非易失性”。易失性存储器在电路断电时丢失其所存储的信息，而非易失性存储器即使断开电源也保留其所存储的信息。在“易失性”存储器类别中，还有两种主要类型：“静态”随机存取存储器(或SRAM)和“动态”随机存取存储器(或DRAM)。一旦将数据写入到SRAM存储单元中，只要给电路供电就可以读取数据。相反，DRAM存储器单元需要不断的刷新，以使其数据保持可读取。如果在一段时间内没有进行刷新，则数据丢失，并且无法恢复。描述SRAM单元的公开的示例包括：1、JianpingHu等人，“ANovelLow-PowerAdiabaticSRAMwithanEnergy-EfficientLineDriver”，InternationalConferenceonCommunications，CircuitsandSystems，2004年6月，第1151页(以下称“公开1”)。2、JooheeKim等人，“EnergyRecoveringStaticMemory”，InternationalSymposiumonLowPowerElectronicsandDesign，2002年8月，第92页。3、JianpingHu等人，“LowPowerDualTransmissionGateAdiabaticLogicCircuitsandDesignofSRAM”，MidwestemSymposiumonCircuitsandSystems，2004年，第1-565页。4、NestorasTzartzanis等人，“EnergyRecoveryfortheDesignofHigh-Speed,Low-PowerStaticRAMs”，IntemationalSymposiumonLowPowerElectronicsandDesign，1996年。5、JooheeKim等人，于2003年10月23日提交的标题为“Low-PowerDriverwithEnergyRecovery”的PCT专利申请WO03/088459。计算机集成电路芯片(或IC)通常具有嵌入在其中的SRAM，以便在本地存储数据并使该数据在将来的某个时间可用于处理。当与处理器通信时，此嵌入式存储器的运行速度比“片外”外部存储器快得多。一些计算机芯片(通常称为微处理器单元或MPU)仅具有嵌入式存储器(易失性和非易失性)。这些MPU芯片中的许多芯片被用于由电池供电的移动应用、可穿戴应用或可手术植入的应用中，由于成本和/或性能原因，功耗必须被最小化。图1示出用于SRAM单元1的通用架构，其中两个反相器INV1、INV2被连接在反馈回路中，其允许360度的相位反转。360度的相位反转也称为“正反馈”并产生更新效应，由此单元1稳定于以下状态：即，具有在内部节点X、Xn之一上的反相器的正电源轨道电压和在另一个内部节点Xn、X上的负电源轨道电压。例如，假定两个开关S0和S1都断开，如果节点X处于逻辑1，则节点Xn处于逻辑0。如果两个节点X、Xn被同时驱动为逻辑1或同时被驱动为逻辑0，则单元1是不稳定的并且将转换到稳定状态，由此节点X、Xn中只有一个处于逻辑1，而另一个节点Xn、X处于逻辑0。只要没有新的值写入单元1，则单元1保持在这个状态，并且单元1保持上电到足够的电压电平。当期望在SRAM单元1中存储新数据时，开关S0和S1闭合，以对位线BIT和BITn进行采样。如图1所示，当写使能信号WE有效(assert)时，分别利用数据信号DATA和DATAn由三态驱动器DRV、DRVn来驱动位线BIT和BITn。图2示出SRAM单元1的晶体管级等效图，其中开关S0和S1被实现为NMOS晶体管MN0和MN1，并且用晶体管MN2、MN3、MP2和MP3来实现反相器INV1和INV2。由写字线WORD控制晶体管MN0和MN1。当开关S0和S1闭合(或者等效地，晶体管MN0和MN1导通)以将数据写入到单元1中时，反相器INV1和INV2的输出引线被“反向驱动(back-driven)”，以便SRAM单元1切换状态(假定待存储于单元1中的新数据与先前存储在单元1中的数据相反)。当SRAM单元1被反向驱动时，反相器INV1、INV2消耗电流，直到它们完成到新状态的转换。图3示出这是如何发生的。(图3中晶体管的符号已被修改，以显示导通电阻。)首先，驱动器DRV、DRVn将位线BIT、BITn驱动到SRAM单元1将在下一个写周期中存储的逻辑值。在这种情况下，假定在写周期之前节点X处于逻辑0并且节点Xn处于逻辑1。位线BIT和BITn首先分别被驱动为逻辑1和0。(在这种情况下，假定逻辑1对应于电压“VDD”)。在位线BIT、BITn上的电压已经稳定之后，字线WORD被施以脉冲，从而导通晶体管MN0和MN1。该示例假定当开关晶体管MN0或MN1中任一个处于“导通”状态时，开关电阻为2000欧姆。这个示例还假定晶体管MN2的“开”开关电阻为10,000欧姆，晶体管MP3的“开”开关电阻为20,000欧姆。(晶体管MN3和MP2在写周期开始时“关闭”，并且在关闭时其每个具有大约10,000,000,000欧姆的非常大电阻值)。图3中的初始拉电流(sourcecurrent，I-Source)由下式给出：I-Source＝VDD/(l0K+2K)如果VDD等于1V，则I-Source＝83.4uA。单元另一侧上的灌电流(sinkcurrent，I-Sink)将由下式给出：I-Sink＝VDD/(20K+2K)此外，如果VDD等于1V，则I-Sink等于45.4uA。这个示例没有考虑位线驱动器DRV、DRVn的输出电阻，这里假定这个电阻近似为零欧姆。考虑到SRAM开关和反相器器件的电阻通常远大于位线驱动器的电阻，这是一个合理的近似值。在写操作期间，I-Source和I-Sink电流引起功耗。这种功耗是不期望的。功耗的另一个来源在于SRAM单元通常被布置为包含行和列单元的阵列，每列由一对位线(例如图1到图3中的线BIT、BITn)访问。由于位线的长度，位线往往是高电容性的。由驱动器DRV、DRVn内的晶体管MN5、MN6、MP5、MP6来升高和降低位线BIT、BITn上的电压。在升高和降低位线BIT、BITn上的电压以及对位线电容进行充电和放电的过程中，当晶体管MN5、MN6、MP5和MP6从开启转换到关闭或从关闭转换到开启时，这些晶体管消耗功率。(与位线BTIT、BITn相关联的电容分别被象征性地示为电容器C、Cn)。期望降低这种功耗。
技术实现思路
本专利技术的实施例的一个目的是提供一种呈现降低功耗的SRAM。在一个实本文档来自技高网...

【技术保护点】
一种SRAM单元，包括：第一反相器，具有输入引线和输出引线；第二反相器，具有输入引线和输出引线；第一电阻器，耦接在所述第一反相器的所述输出引线与所述第二反相器的所述输入引线之间，所述第二反相器的所述输出引线被耦接到所述第一反相器的所述输入引线；以及数据输入线，用于将输入数据施加到所述第一反相器的所述输入引线。

【技术特征摘要】
【国外来华专利技术】2015.07.27 US 62/282,2151.一种SRAM单元，包括：第一反相器，具有输入引线和输出引线；第二反相器，具有输入引线和输出引线；第一电阻器，耦接在所述第一反相器的所述输出引线与所述第二反相器的所述输入引线之间，所述第二反相器的所述输出引线被耦接到所述第一反相器的所述输入引线；以及数据输入线，用于将输入数据施加到所述第一反相器的所述输入引线。2.根据权利要求1所述的SRAM单元，还包括第二电阻器，所述第二反相器的所述输出引线经由所述第二电阻器耦接到所述第一反相器的所述输入引线。3.根据权利要求2所述的SRAM单元，还包括：第一位线；第二位线；第一开关，耦接在所述第一反相器的所述输入引线与所述第一位线之间；以及第二开关，耦接在所述第二反相器的所述输入引线与所述第二位线之间，当所述第一开关和所述第二开关闭合时，将数据写入到所述单元中，其中所述单元被并入包括用于用数据驱动所述第一位线的第一驱动器和用于用数据驱动所述第二位线的第二驱动器的电路中，所述第一电阻器和所述第二电阻器减少将数据写入所述SRAM单元所需的驱动电流的量。4.根据权利要求2所述的SRAM单元，还包括：第一位线；第二位线；第一开关，耦接在所述第一反相器的所述输入引线与所述第一位线之间；以及第二开关，耦接在所述第二反相器的所述输入引线与所述第二位线之间，当所述第一开关和所述第二开关闭合时，将数据写入到所述单元中，其中所述单元被并入包括将谐振信号施加到所述第一位线的谐振电路的电路中，所述第一电阻器减少将数据写入所述SRAM单元所需的电流的量。5.根据权利要求2所述的SRAM单元，其中所述SRAM单元被并入阵列中，所述阵列包括SRAM单元的行和列，所述阵列的每一列与第一读位线和第二读位线以及第一写位线和第二写位线相关联，每个SRAM单元包括在其第一反相器的所述输出引线与其相关联的第一读位线之间的第一开关，每个SRAM单元包括在其第二反相器的所述输出引线与其相关联的第二读位线之间的第二开关，每个SRAM单元包括在其第一反相器的所述输入引线与其相关联的第一写位线之间的第三开关，每个SRAM单元包括在其第二反相器的所述输入引线与其相关联的第二写位线之间的第四开关。6.一种用于将数据写入SRAM单元的方法，所述SRAM单元包括第一反相器和第二反相器，所述第一反相器的输出引线被耦接到所述第二反相器的输入引线，所述第二反相器的输出引线经由第一电阻器被耦接到所述第一反相器的输入引线，所述方法包括：将第一数据信号施加到所述第一反相器的所述输入引线，从而将所述第一数据信号存储到所述SRAM单元中；以及用所述第一电阻器限制将数据写入所述SRAM单元所需的电流的量。7.根据权利要求6所述的方法，其中所述SRAM单元包括第二电阻器，所述第一反相器经由所述第二电阻器被耦接到所述第二反相器的所述输入引线，所述方法还包括：在将所述第一数据信号施加到所述第一反相器的所述输入引线的动作期间，将第二数据施加到所述第二反相器的所述输入引线；以及用所述第二电阻限制将数据写入所述SRAM所需的电流的量。8.根据权利要求7所述的方法，其中所述SRAM单元被并入SRAM单元的列中，所述列内的每个所述SRAM单元包括具有输入引线和输出引线的第一反相器、具有输入引线和输出引线的第二反相器、耦接在所述第一反相器的所述输出引线与所述第二反相器的所述输入引线之间的第一电阻器、耦接在所述第二反相器的所述输出引线与所述第一反相器的所述输入引线之间的第二电阻器，所述列包括第一写位线和第二写位线，所述方法还包括：用所述第一数据信号和第二数据信号驱动所述第一写位线和第二写位线，并且其中将所述第一数据信号耦接到所述第一反相...

【专利技术属性】
技术研发人员：大卫·A·霍夫曼，
申请(专利权)人：电力荡半导体有限公司，
类型：发明
国别省市：美国,US