采用谐振驱动电路的低功耗SRAM位单元制造技术

一种SRAM单元包括第一反相器，所述第一反相器具有经由第一电阻器耦接到第二反相器的输入引线的输出引线。第二反相器的输出引线通过第二电阻器耦接到第一反相器输入引线。第一写位线经由第一开关耦接到第一反相器输入引线，第二写位线经由第二开关耦接到第二反相器输入引线。由于电阻器的原因，驱动写位线的电路在向单元写入数据时不必使反相器过负荷。单元是包括几列SRAM单元的阵列的一部分，每列耦接到一对写位线。谐振振荡器用正弦波驱动写位线。这减少了SRAM阵列消耗的功率。这减少了SRAM阵列消耗的功率。这减少了SRAM阵列消耗的功率。

【技术实现步骤摘要】
采用谐振驱动电路的低功耗SRAM位单元
[0001]相关申请的交叉引用：本申请是申请号为201680044308.3的专利技术专利申请的分案申请，该申请要求于2015年7月27日提交的，标题为“A Low Power SRAM Bitcell Using Resonant Drive Circuitry”的美国临时申请序列号62/282,215的优先权权益，其内容通过引用并入本文。

技术介绍

[0002]本专利技术涉及集成电路，尤其涉及静态随机存取存储器(static random access memory，SRAM)电路。本专利技术还涉及用于在SRAM电路中存储数据的方法和电路。
[0003]存在两种通用型存储器电路：“易失性”和“非易失性”。易失性存储器在电路断电时丢失其所存储的信息，而非易失性存储器即使断开电源也保留其所存储的信息。在“易失性”存储器类别中，还有两种主要类型：“静态”随机存取存储器(或SRAM)和“动态”随机存取存储器(或DRAM)。一旦将数据写入到SRAM存储单元中，只要给电路供电就可以读取数据。相反，DRAM存储器单元需要不断的刷新，以使其数据保持可读取。如果在一段时间内没有进行刷新，则数据丢失，并且无法恢复。
[0004]描述SRAM单元的公开的示例包括：
[0005]1、Jianping Hu等人，“A Novel Low
‑
Power Adiabatic SRAM with an Energy
‑
Efficient Line Driver”，International Conference on Communications，Circuits and Systems，2004年6月，第1151页(以下称“公开1”)。
[0006]2、Joohee Kim等人，“Energy Recovering Static Memory”，International Symposium on Low Power Electronics and Design，2002年8月，第92页。
[0007]3、Jianping Hu等人，“Low Power Dual Transmission Gate Adiabatic Logic Circuits and Design of SRAM”，Midwestem Symposium on Circuits and Systems，2004年，第1
‑
565页。
[0008]4、Nestoras Tzartzanis等人，“Energy Recovery for the Design of High
‑
Speed,Low
‑
Power Static RAMs”，Intemational Symposium on Low Power Electronics and Design，1996年。
[0009]5、Joohee Kim等人，于2003年10月23日提交的标题为“Low
‑
Power Driver with Energy Recovery”的PCT专利申请WO 03/088459。
[0010]计算机集成电路芯片(或IC)通常具有嵌入在其中的SRAM，以便在本地存储数据并使该数据在将来的某个时间可用于处理。当与处理器通信时，此嵌入式存储器的运行速度比“片外”外部存储器快得多。一些计算机芯片(通常称为微处理器单元或MPU)仅具有嵌入式存储器(易失性和非易失性)。这些MPU芯片中的许多芯片被用于由电池供电的移动应用、可穿戴应用或可手术植入的应用中，由于成本和/或性能原因，功耗必须被最小化。
[0011]图1示出用于SRAM单元1的通用架构，其中两个反相器INV1、INV2被连接在反馈回路中，其允许360度的相位反转。360度的相位反转也称为“正反馈”并产生更新效应，由此单元1稳定于以下状态：即，具有在内部节点X、Xn之一上的反相器的正电源轨道电压和在另一
个内部节点Xn、X上的负电源轨道电压。例如，假定两个开关S0和S1都断开，如果节点X处于逻辑1，则节点Xn处于逻辑0。如果两个节点X、Xn被同时驱动为逻辑1或同时被驱动为逻辑0，则单元1是不稳定的并且将转换到稳定状态，由此节点X、Xn中只有一个处于逻辑1，而另一个节点Xn、X处于逻辑0。只要没有新的值写入单元1，则单元1保持在这个状态，并且单元1保持上电到足够的电压电平。当期望在SRAM单元1中存储新数据时，开关S0和S1闭合，以对位线BIT和BITn进行采样。如图1所示，当写使能信号WE有效(assert)时，分别利用数据信号DATA和DATAn由三态驱动器DRV、DRVn来驱动位线BIT和BITn。
[0012]图2示出SRAM单元1的晶体管级等效图，其中开关S0和S1被实现为NMOS晶体管MN0和MN1，并且用晶体管MN2、MN3、MP2和MP3来实现反相器INV1和INV2。由写字线WORD控制晶体管MN0和MN1。当开关S0和S1闭合(或者等效地，晶体管MN0和MN1导通)以将数据写入到单元1中时，反相器INV1和INV2的输出引线被“反向驱动(back
‑
driven)”，以便SRAM单元1切换状态(假定待存储于单元1中的新数据与先前存储在单元1中的数据相反)。当SRAM单元1被反向驱动时，反相器INV1、INV2消耗电流，直到它们完成到新状态的转换。图3示出这是如何发生的。(图3中晶体管的符号已被修改，以显示导通电阻。)首先，驱动器DRV、DRVn将位线BIT、BITn驱动到SRAM单元1将在下一个写周期中存储的逻辑值。在这种情况下，假定在写周期之前节点X处于逻辑0并且节点Xn处于逻辑1。位线BIT和BITn首先分别被驱动为逻辑1和0。(在这种情况下，假定逻辑1对应于电压“VDD”)。在位线BIT、BITn上的电压已经稳定之后，字线WORD被施以脉冲，从而导通晶体管MN0和MN1。该示例假定当开关晶体管MN0或MN1中任一个处于“导通”状态时，开关电阻为2000欧姆。这个示例还假定晶体管MN2的“开”开关电阻为10,000欧姆，晶体管MP3的“开”开关电阻为20,000欧姆。(晶体管MN3和MP2在写周期开始时“关闭”，并且在关闭时其每个具有大约10,000,000,000欧姆的非常大电阻值)。图3中的初始拉电流(source current，I
‑
Source)由下式给出：
[0013]I
‑
Source＝VDD/(l0K+2K)
[0014]如果VDD等于1V，则I
‑
Source＝83.4uA。单元另一侧上的灌电流(sink current，I
‑
Sink)将由下式给出：
[0015]I
‑
Sink＝VDD/(20K+2K)
[0016]此外，如果VDD等于1V，则I
‑
Sink等于45.4uA。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种结构，包括：谐振电路，用于在谐振器输出引线上提供谐振输出信号；SRAM单元，包括第一输入引线和电源引线，所述谐振输出信号在第一电压和第二电压之间谐振，所述第一电压被所述SRAM单元解释为逻辑零，所述第二电压被所述SRAM单元解释为逻辑一；以及第一开关，用于将所述谐振器输出引线耦接至所述第一输入引线，以在将DC电压施加到所述电源引线的同时将数据存储到所述SRAM单元中。2.根据权利要求1所述的结构，其中所述SRAM单元还包括第二输入引线，并且所述第一开关为一组开关中的一部分，所述一组开关在所述谐振输出信号为第一电压和第二电压中的一个时将所述谐振输出信号施加到所述第一输入引线，所述一组开关将静态电压施加到所述第二输入引线，以将数据存储在所述SRAM单元中，所述静态电压为所述第一电压和第二电压中的另一个。3.根据权利要求2所述的结构，还包括用于接收输入信号的数据输入引线，所述一组开关响应于所述输入信号为第一状态而将所述谐振输出信号提供至所述第一输入引线并将所述静态电压提供至所述第二输入引线，所述一组开关响应于所述输入信号为与所述第一状态相反的第二状态而将所述谐振输出信号提供至所述第二输入引线并将所述静态电压提供至所述第一输入引线。4.一种方法，包括：提供具有第一输入引线和电源引线的SRAM单元；将来自谐振电路的谐振信号施加到所述第一输入引线，所述谐振信号在第一电压和第二电压之间谐振，所述第一电压被所述SRAM单元解释为逻辑零，所述第二电压被所述SRAM单元解释为逻辑一；将来自所述第一输入引线的数据加载到所述SRAM单元中；以及当所述谐振信号被施加到所述SRAM单元的第一输入引线时，将DC电压施加到所述电源引线。5.根据权利要求4所述的方法，其中，所述SRAM单元具有第二输入引线，在所述谐振信号为第一电压和第二电压中的一个时完成所述加载，所述方法还包括在所述加载的过程中施加静态电压至所述第二输入引线，所述静态电压为所述第一电压和第二电压中的另一个。6.根据权利要求5所述的方法，还包括：在数据输入引线接收数据输入信号；响应于所述数据输入信号为第一状态，将所述谐振信号施加到所述第一输入引线并将所述静态电压施加到所述第二输入引线；以及响应于所述数据输入信号为与所述第一状态相反的第二状态，将所述谐振信号施加到所述第二输入引线并将所述静态电压施加到所述第一输入引线。7.一种结构，包括：数据输入引线，用于接收输入信号；谐振电路，用于在谐振器输出引线上提供谐振输出信号；SRAM单元，具有电源引线；
第一引线和第二引线，用于将数据提供至所述SRAM单元；第一开关，用于响应于所述输入信号为第一状态而将所述谐振器输出引线耦接至所述第一引线，以将第一值存储在所述SRAM单元中；以及第二开关，用于响应于所述输入信号为与所述第一状态相反的第二状态而将所述谐振器输出引线耦接至所述第二引线，以将与所述第一值相反的第二值存储在所述SRAM单元中，其中，在所述谐振输出信号处于被所述SRAM单元解释为二进制电压的电压时，所述第一开关和所述第二开关响应于所述输入信号改变状态而改变状态，DC电压被施加到所述SRAM单元，同时所述第一值和所述第二值被存储在所述SRAM单元中。8.根据权利要求7所述的结构，还包括第三开关，用于响应于所述输入信号为所述第二状态而将静态电压耦接至所述第一引线，以及第四开关，用于在所述输入信号为所述第一状态时将所述静态电压耦接至所述第二引线，其中在所述谐振输出信号处于所述二进制电压时，所述第一开关、第二开关、第三开关和第四开关改变状态。9.根据权利要求8所述...

【专利技术属性】
技术研发人员：大卫，
申请(专利权)人：电力荡半导体有限公司，
类型：发明
国别省市：