【技术实现步骤摘要】
【国外来华专利技术】
本公开涉及一种具有用于改善访问速度和/或功耗的内部机制和结构的突发访问存储器。
技术介绍
1、存储器(例如静态随机存取存储器(sram))广泛用于集成电路中，并且可以在数字设计中(例如，在数字asic(专用集成电路)中)占关键定时路径的重要部分。sram存储器的典型存储器单元是由六个mosfet组成的六晶体管(6t)存储器单元。每个位存储在形成两个交叉耦合反相器的四个晶体管上。除了四个晶体管之外，两个交叉耦合反相器通过两个另外的存取晶体管连接到位线和反相位线，所述两个另外的存取晶体管由标准单端口6tsram单元中的公共字线控制。存在其他类型的sram单元。
2、sram中的存储器单元通常使用地址来访问，所述地址被解码以馈送或访问适当的字线和位线。访问存储器所花费的时间通常是电路设计中的限制因素，其需要以越来越高的频率进行时钟控制。如果存储器输出数据所花费的时间大于电路操作的时钟周期，则设计者可以降低设计的时钟频率，这可能具有性能影响，或者应用其他技术，例如将存储器分成若干较小的示例。加速存储器访问的一种技术是使用突发访问。对于突发访问，存储器将在给定地址处开始读取或写入，然后继续从连续地址读取数据或向连续地址写入数据。这可以节省一些解码时间。然而，采用突发访问可能不足以满足关于给定工艺技术的速度(时钟频率)和操作电压的设计目标。
3、因此，具有能够在相对于给定工艺技术的操作电压的较高时钟频率下操作的突发访问存储器将是有益的。
技术实现思路
1、本公开涉及一种
2、对存储器宏的宏访问可以是读取或写入访问。在本公开的上下文中的突发可以是仅读取访问、仅写入访问或读取和写入访问的混合。作为示例，访问可以由交替的读取和写入访问(读取-写入-读取-写入等)组成。作为第二示例，访问可以由多个读取访问之后跟随多个写入访问(读取-读取-读取-读取-写入-写入-写入-写入等)组成。支持读取和写入访问两者的存储器应被视为贯穿本公开的一般选项。突发访问存储器还可以包括在存储器宏之间共享的输入和/或输出多路复用器。多个全局位线可以直接连接到输出多路复用器，如图1a中所示，或者连接到读取或写入电路，例如感测放大器，其连接到多路复用器，如图1b中所示。类似地，如果执行写入操作，则可以使用输入多路复用器或任何合适的逻辑来引导数据被写入右列，可选地通过缓冲器113，如图1c中所示。存储器宏可以被视为存储器的存储器单元的子集。因此存储器宏包括以行和列布置的存储器单元的阵列。存储器宏还可以包括用于列的局部位线，其中每列中的存储器单元通过至少一个局部位线连接。在本专利技术的上下文中，存储器宏不包括本地读/写缓冲器、感测放大器和缓冲器。若干存储器宏的一列的局部位线可以连接到由存储器宏共享的全局位线。通过使用该结构和调度，其中每个宏访问被划分为多个有序子操作，并且其中连续宏访问被引导到不同的存储器宏和不同的列，其中用于连续宏访问的数据布置在不同的存储器宏和不同的列中以匹配连续宏访问，实现了一种解决方案，其中多路复用和读出可以集中完成，例如如图1a中所示，其中感测放大器112相对于存储器阵列107布置在多路复用器111之后，给出读取操作示例。可以注意到，如本公开中所定义的“存储器宏”是没有读/写逻辑的存储器单元的阵列。存储器宏可以被称为“普通存储器宏”。因此当前公开的突发访问存储器的存储器宏可以共享相同的解码单元、感测放大器和/或任何其他读/写逻辑。可以说该实施例分解了存储器访问的关键路径。时钟信号(其可以是用于与输入和/或输出(i/o)相关的逻辑和/或存储器中的其它外围逻辑的时钟信号)可以是极高频率(例如至少1ghz，或至少2ghz，或至少5ghz，或至少10ghz)的时钟信号。在一个这样的时钟周期内，存储器单元本身的访问可能是不可能的。因此，控制器可以配置成生成对存储器宏的多个宏访问，其中每个宏访问的持续时间是若干时钟周期。因此宏访问可以被称为相对于i/o逻辑的快时钟信号的多周期宏访问。专利技术人已经认识到，多周期宏访问可以被划分为顺序执行的多个有序子操作。通过以相对于先前宏访问的预定延迟开始一次宏访问，这可以例如通过在快速时钟的每个时钟周期上开始新的宏访问来完成，使得与存储器阵列相关的功能的并行利用成为可能。操作原理和益处类似于流水线处理的操作原理和益处。尽管流水线在常规解决方案中已被应用于存储器访问，但是这已例如通过将关键路径拆分到地址解码级、访问级和输出级。然而，这没有解决存储器访问本身可能成为瓶颈的问题。在当前公开的突发访问存储器中，存储器访问的关键路径也被分解。这是通过使用多个存储器宏并将每个宏访问划分为与存储器单元的操作相关的多个有序子操作来完成的，例如，将电压电平施加到字线和位线、位线预充电、感测放大器的激活等步骤。在存储器阵列处的这种并行性的一个挑战是正在使用的一些硬件是活动的，可以由若干连续子操作使用。专利技术人已经认识到，存储器阵列中的数据的某些组织结合某些访问顺序可以解决这样的问题。根据第一实施例，存储器阵列被划分为多个存储器宏，每个存储器宏包括以行和列布置的存储器单元的阵列。连续多周期宏访问本文档来自技高网...
【技术保护点】
1.一种突发访问存储器，所述突发访问存储器包括：
2.根据权利要求1所述的突发访问存储器，还包括输入和/或输出多路复用器，其中，所述输入和/或输出多路复用器在所述存储器宏之间共享。
3.根据权利要求2所述的突发访问存储器，其中，所述多个全局位线连接到所述输入和/或输出多路复用器，或者其中，所述多个全局位线连接到诸如感测放大器的读取或写入电路，所述读取或写入电路连接到所述输入和/或输出多路复用器。
4.根据前述权利要求中任一项所述的突发访问存储器，其中，新的宏访问被调度成在时钟信号的每个时钟周期、每隔一个时钟周期或每隔三个时钟周期开始。
5.根据前述权利要求中任一项所述的突发访问存储器，其中，对所述存储器宏的宏访问是多周期宏访问。
6.根据前述权利要求中任一项所述的突发访问存储器，其中，所述突发访问存储器配置成在没有寄存输出读取缓冲器的情况下操作。
7.根据前述权利要求中任一项所述的突发访问存储器，其中，优选用于读取操作的所述多个有序子操作选自：
8.根据前述权利要求中任一项所述的突发访问存储器，其
9.根据前述权利要求中任一项所述的突发访问存储器，其中，所述全局位线中的至少一个可连接到同一宏中的多个局部位线。
10.根据前述权利要求中任一项所述的突发访问存储器，其中，从连续宏访问读取的数据是时分多路复用的。
11.根据前述权利要求中任一项所述的突发访问存储器，还包括输入和/或输出多路复用器，所述输入和/或输出多路复用器与所述多个宏访问同步，使得从所述连续宏访问读取的数据被路由到输出，其中，所述连续宏访问的输出数据在时钟信号的每个时钟周期传送到输出端口，或者使得在时钟信号的每个时钟周期从输入端口传送的输入数据在所述连续宏访问中写入到所述存储器单元。
12.根据前述权利要求中任一项所述的突发访问存储器，还包括至少两个并行输入和/或输出多路复用器，其中，从所述连续宏访问读取的数据交替地路由到所述两个并行输入和/或输出多路复用器/从所述两个并行输入和/或输出多路复用器路由。
13.根据前述权利要求中任一项所述的突发访问存储器，其中，从所述连续宏访问读取的数据交替地路由到一个输出多路复用器，和/或其中，用于连续宏访问的写入数据交替地从输入端口路由。
14.根据前述权利要求中任一项所述的突发访问存储器，其中，从所述连续宏访问读取的数据交替地路由到多个输出端口，和/或其中，写入数据从多个输入端口交替地路由。
15.根据前述权利要求中任一项所述的突发访问存储器，其中，所述多个宏访问在时间上重叠。
16.根据前述权利要求中任一项所述的突发访问存储器，配置成以不同内部电压域操作，其中，所述存储器阵列被提供比所述突发访问存储器的其余逻辑更低的电压，或者其中，所述存储器阵列被提供比所述突发访问存储器的其余逻辑更大的电压。
17.根据前述权利要求中任一项所述的突发访问存储器，还包括单独的初始突发存储器缓冲器，其中，所述控制器配置成在与所述存储器阵列传送读取数据所花费的时间相对应的等待时间段期间的每个时钟周期从所述单独的初始突发存储器缓冲器读取数据，或者其中，所述控制器配置成在与将第一数据写入到所述存储器阵列所花费的时间相对应的等待周期期间的每个时钟周期将数据写入到所述单独的初始突发存储缓冲器。
18.根据前述权利要求中任一项所述的突发访问存储器，其中，所述存储器宏具有不同的大小。
19.根据前述权利要求中任一项所述的突发访问存储器，其中，所述控制器配置成以基于各个存储器宏访问的定时和/或响应时间和/或宏访问大小的顺序生成对所述存储器宏的多个宏访问。
20.根据权利要求19所述的突发访问存储器，其中，至少每隔一次跳过预定的宏访问，和/或其中，在宏访问的序列中交替地访问多个预定的宏访问。
21.根据前述权利要求中任一项所述的突发访问存储器，其中，定时单元配置成按顺序布置访问，使得花费长于预定访问时间的宏访问至少每隔一次被跳过。
22.一种操作包括多个存储器宏的突发访问存储器的方法，每个存储器宏包括以行和列布置的存储器单元的阵列，所述方法包括以下步骤：
...【技术特征摘要】
【国外来华专利技术】
1.一种突发访问存储器，所述突发访问存储器包括：
2.根据权利要求1所述的突发访问存储器，还包括输入和/或输出多路复用器，其中，所述输入和/或输出多路复用器在所述存储器宏之间共享。
3.根据权利要求2所述的突发访问存储器，其中，所述多个全局位线连接到所述输入和/或输出多路复用器，或者其中，所述多个全局位线连接到诸如感测放大器的读取或写入电路，所述读取或写入电路连接到所述输入和/或输出多路复用器。
4.根据前述权利要求中任一项所述的突发访问存储器，其中，新的宏访问被调度成在时钟信号的每个时钟周期、每隔一个时钟周期或每隔三个时钟周期开始。
5.根据前述权利要求中任一项所述的突发访问存储器，其中，对所述存储器宏的宏访问是多周期宏访问。
6.根据前述权利要求中任一项所述的突发访问存储器，其中，所述突发访问存储器配置成在没有寄存输出读取缓冲器的情况下操作。
7.根据前述权利要求中任一项所述的突发访问存储器，其中，优选用于读取操作的所述多个有序子操作选自：
8.根据前述权利要求中任一项所述的突发访问存储器，其中，优选用于写入操作的所述多个有序子操作选自：
9.根据前述权利要求中任一项所述的突发访问存储器，其中，所述全局位线中的至少一个可连接到同一宏中的多个局部位线。
10.根据前述权利要求中任一项所述的突发访问存储器，其中，从连续宏访问读取的数据是时分多路复用的。
11.根据前述权利要求中任一项所述的突发访问存储器，还包括输入和/或输出多路复用器，所述输入和/或输出多路复用器与所述多个宏访问同步，使得从所述连续宏访问读取的数据被路由到输出，其中，所述连续宏访问的输出数据在时钟信号的每个时钟周期传送到输出端口，或者使得在时钟信号的每个时钟周期从输入端口传送的输入数据在所述连续宏访问中写入到所述存储器单元。
12.根据前述权利要求中任一项所述的突发访问存储器，还包括至少两个并行输入和/或输出多路复用器，其中，从所述连续宏访问读取的数据交替地路由到所述两个并行输入和/或输出多路复用器/从所述两个并...
【专利技术属性】
技术研发人员：巴巴克·穆罕默迪，
申请(专利权)人：艾克斯安耐杰克有限公司，
类型：发明
国别省市：
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