一种14T抗辐照静态存储单元制造技术

本发明专利技术公开了一种14T抗辐照静态存储单元，能够提高抗SEU能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了功耗。在读写阶段，WL信号为高电平。当电路处于写阶段时，如果BL为高电平，BLB为低电平，那么通过差分输入晶体管N4和N5向存储节点Q点写‘1’；如果BL为低电平，BLB为高电平，那么通过差分输入晶体管N4和N5向存储节点Q点写‘0’。当电路处于读阶段时，BL和BLB都为高电平，如果该单元电路存储的数据为‘1’，那么BLB通过晶体管N4和N0向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为‘0’，那么BL通过晶体管N5和N1向地放电，使得产生位线电压差，然后通过灵敏放大器读出数据。

A 14T anti radiation static memory cell

The invention discloses a 14T anti-irradiation static storage unit, which can improve the anti-SEU capability, greatly increase the unit speed at the expense of a small unit area, and reduce the power consumption. In the read and write stage, the WL signal is high. When the circuit is in the write phase, if the BL is high and the BLB is low, write'1'to the storage node Q through the differential input transistors N4 and N5; if the BL is low and the BLB is high, write'0' to the storage node Q through the differential input transistors N4 and N5. When the circuit is in the read phase, both BL and BLB are high-level. If the data stored in the cell circuit is `1', then BLB discharges to the ground through the transistors N4 and N0, causing a voltage difference between the bit lines, and reads out the data through the sensitive amplifier; if the cell circuit stores `0', then BL passes through the transistor N5. And N1 discharge to ground, resulting in bit line voltage difference, and then read data through the sensitive amplifier.

【技术实现步骤摘要】
一种14T抗辐照静态存储单元
本专利技术涉及集成电路设计领域，尤其是一种可以提高存储单元写速度、降低单元功耗和提高单元抗单粒子翻转(SingleEventUpset，缩写为SEU)的能力的单元电路结构，是一种14T抗辐照静态存储单元。
技术介绍
随着特征尺寸和电源电压的降低，电路对辐照越来越敏感，单粒子效应(SingleEventEffect，缩写为SEE)成为不可避免的问题，使得组合电路中SEE抗辐照加固技术的发展非常紧迫。SEU是SEE的一种形式，它属于软错误，非破坏性的。当重离子颗粒入射到半导体材料上时，过量电荷将被离子化，并且这些过量电荷将被器件的电极收集，导致存储器单元的数据发生错误或电路节点的逻辑状态发生异常的改变，导致集成电路系统中发生软错误。静态随机存取存储器(StaticRandomAccessMemory，缩写为SRAM)由于每比特灵敏度较高，节点电容较低，因此更容易发生软错误。此外，SRAM中的软错误率(SoftErrorRat，缩写为SER)随着纳米技术的发展而增加。为了提高单元抗SEU的能力，现有技术中主要包括以下几种方案：1)如图1所示是ShahM.Jahinuzzaman和DavidJ.Rennie在2009年提出的一种SoftErrorTolerant10TSRAMBitCell(Quatro10T)电路，它是由四个PMOS晶体管和六个NMOS晶体管构成，其中有两个NOMS晶体管作为差分输入晶体管。它相比于传统六管单元和DualInterlockedStorageCell(DICE)结构具有更好的抗SEU的能力，但是该单元的写裕度较差并且功耗很大。2)如图2和图3所示是In-SeokJung和Yong-BinKim在2012年提出的两种NovelSortErrorHardened10TSRAMCells电路，分别是hardenedNMOSstacked10TSRAMcell(NS10T)和hardenedPMOSstacked10TSRAMcell(PS10T)两种电路结构，其中NS10T电路只能恢复从0到1的翻转，PS10T只能恢复从1到0的翻转，并且这两种电路都可以解决由电荷共享引起的多节点扰动问题，但是这两种电路的写速度慢且功耗较大。3)如图4所示是JingGuo和LiyiXiao在2014年提出的一种NovelLow-PowerandHighlyReliableRadiationHardenedMemoryCell(RHM12T)电路，它具有低功耗和敏感区域较小等优点，并且可以解决由电荷共享引起的多节点扰动问题，提高了电路抗SEU的能力。但是该电路写速度慢并且读能力较差。4)如图5所示是ChunhuaQi和LiyiXiao在2016年提出的一种HighlyReliableMemoryCell(RHD12T)电路，该电路通过使用源隔离技术使得电路抗SEU能力大大增强，它不仅能提高单节点的抗SEU的能力还能提高抗多节点翻转的能力，但是该电路的写速度慢并且功耗较大。
技术实现思路
本专利技术的目的是提供一种14T抗辐照静态存储单元，可以提高存储单元写速度、降低单元功耗和提高单元抗单粒子翻转能力。本专利技术的目的是通过以下技术方案实现的：一种14T抗辐照静态存储单元，包括：六个NMOS晶体管和八个PMOS晶体管；六个NMOS晶体管依次记为N0～N5，八个PMOS晶体管依次记为P0～P7；PMOS晶体管P1和NMOS晶体管N1构成一个反相器，PMOS晶体管P0和NMOS晶体管N0构成另一个反相器，这两个反相器形成交叉耦合结构，再加上差分输入晶体管N4和N5构成标准六管单元；PMOS晶体管P2和P3将标准六管单元与VDD隔离开，PMOS晶体管P6、P7对应的将PMOS晶体管P4和P5与VDD隔离开；其中：位线BL与差分输入晶体管N5的源极电连接；位线BLB与差分输入晶体管N4的源极电连接；字线WL与差分输入晶体管N4和N5的栅极电连接；差分输入晶体管N4的漏极与PMOS晶体管P0的漏极电连接；差分输入晶体管N5的漏极与PMOS晶体管P1的漏极电连接；VDD与PMOS晶体管P2、P3、P6及P7的源极电连接；PMOS晶体管P2的漏极与PMOS晶体管P1的源极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N3的漏极电连接；PMOS晶体管P3的漏极与PMOS晶体管P0的源极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N2的漏极电连接；PMOS晶体管P6的漏极与PMOS晶体管P4的源极电连接，并且PMOS晶体管P6的栅极与NMOS晶体管N3的栅极电连接；PMOS晶体管P7的漏极与PMOS晶体管P5的源极电连接，并且PMOS晶体管P7的栅极与NMOS晶体管N2的栅极电连接；PMOS晶体管P4的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N2的漏极电连接；PMOS晶体管P5的漏极与NMOS晶体管N2的漏极电连接，并且PMOS晶体管P5的栅极与NMOS晶体管N3的漏极电连接；PMOS晶体管P1的漏极与NMOS晶体管N1的漏极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N1的栅极电连接；PMOS晶体管P0的漏极与NMOS晶体管N0的漏极电连接，并且PMOS晶体管P0的栅极与NMOS晶体管N0的栅极电连接；NMOS晶体管N2的栅极与NMOS晶体管N0的漏极电连接；NMOS晶体管N3的栅极与NMOS晶体管N1的漏极电连接；NMOS晶体管N0、N1、N2及N3的源极与GND电连接。由上述本专利技术提供的技术方案可以看出，能够提高单元的抗SEU的能力，可以在牺牲较小单元面积的情况下大幅度提高单元的写速度，并且降低了单元的功耗。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。图1为本专利技术
技术介绍
提供的现有技术中Quatro10T电路的结构示意图；图2为本专利技术
技术介绍
提供的现有技术中NS10T电路的结构示意图；图3为本专利技术
技术介绍
提供的现有技术中PS10T电路的结构示意图；图4为本专利技术
技术介绍
提供的现有技术中RHM12T电路的结构示意图；图5为本专利技术
技术介绍
提供的现有技术中RHD12T电路的结构示意图；图6为本专利技术实施例所提供的一种14T抗辐照静态存储单元的结构示意图；图7为现有技术RHD12T电路和本专利技术实施例所提供的14T抗辐照静态存储单元电路的时序波形图、单元写入数据‘0’时所需时间对比仿真图(仿真条件为：Corner：TT；Temperature：25℃；VDD：1.2V)。图8为现有技术RHD12T电路和本专利技术实施例所提供的14T抗辐照静态存储单元电路的读写裕度、电路面积和功耗仿真对比图(仿真条件为：Corner：TT；Temperature：25℃；VDD：1.2V)。图9为本专利技术实施例所提供的14T抗辐照静态存储单元电路在TCAD仿真软件中关键晶体管摆放位置的俯视示意图。图10为本专利技术实施例所提供的14T抗辐照静态存储单元电路在入射粒子角度为0本文档来自技高网...

【技术保护点】
1.一种14T抗辐照静态存储单元，其特征在于，包括：六个NMOS晶体管和八个PMOS晶体管；六个NMOS晶体管依次记为N0～N5，八个PMOS晶体管依次记为P0～P7；PMOS晶体管P1和NMOS晶体管N1构成一个反相器，PMOS晶体管P0和NMOS晶体管N0构成另一个反相器，这两个反相器形成交叉耦合结构，再加上差分输入晶体管N4和N5构成标准六管单元；PMOS晶体管P2和P3将标准六管单元与VDD隔离开，PMOS晶体管P6、P7对应的将PMOS晶体管P4和P5与VDD隔离开；其中：位线BL与差分输入晶体管N5的源极电连接；位线BLB与差分输入晶体管N4的源极电连接；字线WL与差分输入晶体管N4和N5的栅极电连接；差分输入晶体管N4的漏极与PMOS晶体管P0的漏极电连接；差分输入晶体管N5的漏极与PMOS晶体管P1的漏极电连接；VDD与PMOS晶体管P2、P3、P6及P7的源极电连接；PMOS晶体管P2的漏极与PMOS晶体管P1的源极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N3的漏极电连接；PMOS晶体管P3的漏极与PMOS晶体管P0的源极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N2的漏极电连接；PMOS晶体管P6的漏极与PMOS晶体管P4的源极电连接，并且PMOS晶体管P6的栅极与NMOS晶体管N3的栅极电连接；PMOS晶体管P7的漏极与PMOS晶体管P5的源极电连接，并且PMOS晶体管P7的栅极与NMOS晶体管N2的栅极电连接；PMOS晶体管P4的漏极与NMOS晶体管N3的漏极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N2的漏极电连接；PMOS晶体管P5的漏极与NMOS晶体管N2的漏极电连接，并且PMOS晶体管P5的栅极与NMOS晶体管N3的漏极电连接；PMOS晶体管P1的漏极与NMOS晶体管N1的漏极电连接，并且PMOS晶体管P1的栅极与NMOS晶体管N1的栅极电连接；PMOS晶体管P0的漏极与NMOS晶体管N0的漏极电连接，并且PMOS晶体管P0的栅极与NMOS晶体管N0的栅极电连接；NMOS晶体管N2的栅极与NMOS晶体管N0的漏极电连接；NMOS晶体管N3的栅极与NMOS晶体管N1的漏极电连接；NMOS晶体管N0、N1、N2及N3的源极与GND电连接。...

【技术特征摘要】
1.一种14T抗辐照静态存储单元，其特征在于，包括：六个NMOS晶体管和八个PMOS晶体管；六个NMOS晶体管依次记为N0～N5，八个PMOS晶体管依次记为P0～P7；PMOS晶体管P1和NMOS晶体管N1构成一个反相器，PMOS晶体管P0和NMOS晶体管N0构成另一个反相器，这两个反相器形成交叉耦合结构，再加上差分输入晶体管N4和N5构成标准六管单元；PMOS晶体管P2和P3将标准六管单元与VDD隔离开，PMOS晶体管P6、P7对应的将PMOS晶体管P4和P5与VDD隔离开；其中：位线BL与差分输入晶体管N5的源极电连接；位线BLB与差分输入晶体管N4的源极电连接；字线WL与差分输入晶体管N4和N5的栅极电连接；差分输入晶体管N4的漏极与PMOS晶体管P0的漏极电连接；差分输入晶体管N5的漏极与PMOS晶体管P1的漏极电连接；VDD与PMOS晶体管P2、P3、P6及P7的源极电连接；PMOS晶体管P2的漏极与PMOS晶体管P1的源极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N3的漏极电连接；PMOS晶体管P3的漏极与PMOS晶体管P0的源极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N2的漏极电连接；PMO...

【专利技术属性】
技术研发人员：彭春雨，黄家提，孔令雨，肖松松，吴秀龙，蔺智挺，高珊，陈军宁，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽,34