一种14T抗辐照静态存储单元制造技术

本发明专利技术公开了一种14T抗辐照静态存储单元，能够提高抗SEU能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了功耗。在读写阶段，WL信号为高电平。当电路处于写阶段时，如果BL为高电平，BLB为低电平，那么通过差分输入晶体管N4和N5向存储节点Q点写‘1’；如果BL为低电平，BLB为高电平，那么通过差分输入晶体管N4和N5向存储节点Q点写‘0’。当电路处于读阶段时，BL和BLB都为高电平，如果该单元电路存储的数据为‘1’，那么BLB通过晶体管N4和N0向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为‘0’，那么BL通过晶体管N5和N1向地放电，使得产生位线电压差，然后通过灵敏放大器读出数据。

A 14T anti radiation static memory cell

The invention discloses a 14T anti-irradiation static storage unit, which can improve the anti-SEU capability, greatly increase the unit speed at the expense of a small unit area, and reduce the power consumption. In the read and write stage, the WL signal is high. When the circuit is in the write phase, if the BL is high and the BLB is low, write'1'to the storage node Q through the differential input transistors N4 and N5; if the BL is low and the BLB is high, write'0' to the storage node Q through the differential input transistors N4 and N5. When the circuit is in the read phase, both BL and BLB are high-level. If the data stored in the cell circuit is `1', then BLB discharges to the ground through the transistors N4 and N0, causing a voltage difference between the bit lines, and reads out the data through the sensitive amplifier; if the cell circuit stores `0', then BL passes through the transistor N5. And N1 discharge to ground, resulting in bit line voltage difference, and then read data through the sensitive amplifier.

【技术实现步骤摘要】
一种14T抗辐照静态存储单元
本专利技术涉及集成电路设计领域，尤其是一种可以提高存储单元写速度、降低单元功耗和提高单元抗单粒子翻转(SingleEventUpset，缩写为SEU)的能力的单元电路结构，是一种14T抗辐照静态存储单元。
技术介绍
随着特征尺寸和电源电压的降低，电路对辐照越来越敏感，单粒子效应(SingleEventEffect，缩写为SEE)成为不可避免的问题，使得组合电路中SEE抗辐照加固技术的发展非常紧迫。SEU是SEE的一种形式，它属于软错误，非破坏性的。当重离子颗粒入射到半导体材料上时，过量电荷将被离子化，并且这些过量电荷将被器件的电极收集，导致存储器单元的数据发生错误或电路节点的逻辑状态发生异常的改变，导致集成电路系统中发生软错误。静态随机存取存储器(StaticRandomAccessMemory，缩写为SRAM)由于每比特灵敏度较高，节点电容较低，因此更容易发生软错误。此外，SRAM中的软错误率(SoftErrorRat，缩写为SER)随着纳米技术的发展而增加。为了提高单元抗SEU的能力，现有技术中主要包括以下几种方案：1)如图1所示是ShahM.Jah本文档来自技高网...

【技术保护点】
1.一种14T抗辐照静态存储单元，其特征在于，包括：六个NMOS晶体管和八个PMOS晶体管；六个NMOS晶体管依次记为N0～N5，八个PMOS晶体管依次记为P0～P7；PMOS晶体管P1和NMOS晶体管N1构成一个反相器，PMOS晶体管P0和NMOS晶体管N0构成另一个反相器，这两个反相器形成交叉耦合结构，再加上差分输入晶体管N4和N5构成标准六管单元；PMOS晶体管P2和P3将标准六管单元与VDD隔离开，PMOS晶体管P6、P7对应的将PMOS晶体管P4和P5与VDD隔离开；其中：位线BL与差分输入晶体管N5的源极电连接；位线BLB与差分输入晶体管N4的源极电连接；字线WL与差分输入晶体管N...

【技术特征摘要】
1.一种14T抗辐照静态存储单元，其特征在于，包括：六个NMOS晶体管和八个PMOS晶体管；六个NMOS晶体管依次记为N0～N5，八个PMOS晶体管依次记为P0～P7；PMOS晶体管P1和NMOS晶体管N1构成一个反相器，PMOS晶体管P0和NMOS晶体管N0构成另一个反相器，这两个反相器形成交叉耦合结构，再加上差分输入晶体管N4和N5构成标准六管单元；PMOS晶体管P2和P3将标准六管单元与VDD隔离开，PMOS晶体管P6、P7对应的将PMOS晶体管P4和P5与VDD隔离开；其中：位线BL与差分输入晶体管N5的源极电连接；位线BLB与差分输入晶体管N4的源极电连接；字线WL与差分输入晶体管N4和N5的栅极电连接；差分输入晶体管N4的漏极与PMOS晶体管P0的漏极电连接；差分输入晶体管N5的漏极与PMOS晶体管P1的漏极电连接；VDD与PMOS晶体管P2、P3、P6及P7的源极电连接；PMOS晶体管P2的漏极与PMOS晶体管P1的源极电连接，并且PMOS晶体管P2的栅极与NMOS晶体管N3的漏极电连接；PMOS晶体管P3的漏极与PMOS晶体管P0的源极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N2的漏极电连接；PMO...

【专利技术属性】
技术研发人员：彭春雨，黄家提，孔令雨，肖松松，吴秀龙，蔺智挺，高珊，陈军宁，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽,34