具有非分立的源极区和漏极区的纳米线结构制造技术

描述了具有非分立的源极区和漏极区的纳米线结构。例如，半导体器件包括布置在衬底之上的多条垂直堆叠的纳米线。每条纳米线包括布置在纳米线中的分立的沟道区。栅极电极叠置体包围多条垂直堆叠的纳米线。一对非分立的源极区和漏极区布置在多条垂直堆叠的纳米线的分立的沟道区的任一侧上并与多条垂直堆叠的纳米线的分立的沟道区相邻。

【技术实现步骤摘要】
具有非分立的源极区和漏极区的纳米线结构本申请为分案申请，其原申请是于2014年8月22日(国际申请日为2011年12月23日)向中国专利局提交的专利申请，申请号为201180076434.4，专利技术名称为“具有非分立的源极区和漏极区的纳米线结构”。
本专利技术的实施方式涉及纳米线半导体器件的领域，尤其涉及具有非分立的源极区和漏极区的纳米线结构。
技术介绍
在过去的几十年，在集成电路中的特征的缩放是支持不断增长的半导体工业的推动力。缩放到越来越小的特征实现在半导体芯片的有限不动产上的功能单元的增加的密度。例如，缩小的晶体管尺寸允许增加数量的存储器器件合并在芯片上，导致具有增加的容量的产品的制造。然而，对更大的容量的激励并不是没有问题。优化每个器件的性能的必要性变得日益重要。当微电子器件尺寸按比例调整超过15纳米(nm)节点时维持移动性提高和短沟道控制在器件制造中提供挑战。用于制造器件的纳米线提供改善的短沟道控制。例如，硅锗(SixGe1-x)纳米线沟道结构(其中x<0.5)在适合于用在利用较高电压操作的很多常规产品中的相应Eg处提供移动性增强。此外，硅锗(SixGe1-x)纳米线沟道结构(其中x>0.5)在较低的Eg(适合于例如在移动/手持领域中的低电压产品)处提供移动性增强。很多不同的技术试图提高晶体管的外部电阻(Rext)，包括提高的接触金属，掺杂剂的增加的活化和在半导体与接触金属之间的降低的屏障。然而，在Rext减小的领域中仍然需要明显的改进。
技术实现思路
本专利技术的实施方式包括具有非分立的源极区和漏极区的纳米线结构。在实施方式中，半导体器件包括布置在衬底上方的多条垂直堆叠的纳米线。每条纳米线包括布置在纳米线中的分立的沟道区。栅极电极叠置体包围多条垂直堆叠的纳米线。一对非分立的源极区和漏极区布置在多条垂直堆叠的纳米线的分立的沟道区的任一侧上并与多条垂直堆叠的纳米线的分立的沟道区相邻。在另一个实施方式中，制造纳米线半导体器件的方法包括在衬底上方形成多条垂直堆叠的纳米线。每条纳米线包括布置在纳米线中的分立的沟道区。栅极电极叠置体形成为包围多条垂直堆叠的纳米线的分立的沟道区。一对非分立的源极区和漏极区在多条垂直堆叠的纳米线的分立的沟道区的任一侧上并与多条垂直堆叠的纳米线的分立的沟道区相邻地形成。在另一个实施方式中，制造纳米线半导体器件的方法包括在衬底上方形成多条垂直堆叠的纳米线。每条纳米线包括布置在纳米线中的分立的沟道区。栅极电极叠置体形成为包围多条垂直堆叠的纳米线的分立的沟道区。多条垂直堆叠的纳米线中的每条纳米线的源极区和漏极区被移除。一对非分立的源极区和漏极区在多条垂直堆叠的纳米线的分立的沟道区的任一侧上并与多条垂直堆叠的纳米线的分立的沟道区相邻地形成。附图说明图1A示出了根据本专利技术的实施方式的基于纳米线的半导体结构的三维横截面视图。图1B示出了根据本专利技术的实施方式的沿着a-a’轴截取的图1A的基于纳米线的半导体结构的源极/漏极横截面视图。图1C示出了根据本专利技术的实施方式的沿着b-b’轴截取的图1A的基于纳米线的半导体结构的沟道横截面视图。图2A示出了根据本专利技术的实施方式的另一基于纳米线的半导体结构的源极/漏极横截面视图。图2B示出了根据本专利技术的实施方式的图2A的基于纳米线的半导体结构的沟道横截面视图。图3示出了根据本专利技术的实施方式的基于纳米线的半导体结构的间隔物横截面视图。图4A-4C示出了根据本专利技术的实施方式的表示在提供用于制造具有非分立的源极区和漏极区的纳米线半导体器件的起始结构的方法中的各种操作的三维横截面视图。图5示出了根据本专利技术的实施方式的具有诸如作为非分立的源极区和漏极区的接触区之类的金属区的纳米线半导体器件的三维横截面视图。图6A和6B示出了根据本专利技术的实施方式的在制造多纳米线结构的非分立源极或漏极区中的各种操作的横截面视图。图7A-7D示出了根据本专利技术的实施方式的在制造多纳米线结构的非分立源极或漏极区中的各种操作的横截面视图。图8A-8F示出了根据本专利技术的实施方式的在制造多纳米线结构的非分立源极或漏极区中的各种操作的横截面视图。图9示出根据本专利技术的一个实现的计算器件。具体实施方式描述了具有非分立的源极区和漏极区的结构。在下面的描述中，阐述了很多特定的细节，例如特定的纳米线集成和材料状况，以便提供对本专利技术的实施方式的透彻理解。对本领域中的技术人员而言，能够在没有这些特定细节的情况下实施本专利技术的实施方式是显而易见的。在其它实例中，公知的特征例如集成电路设计布局没有被详细描述，以便不必要地使本专利技术的实施方式迷糊不清。此外，应当理解，在附图中示出的各种实施方式是例示性的表示且不一定按比例绘制。本文描述了具有改善的(减小的)外部电阻的纳米线结构和制造例如具有用于具有两个或多条纳米线的器件的非分立的或整体的(global)源极区和漏极区的这样的结构的方法。本专利技术的一个或多个实施方式目的在于用于改善(通过增加)多纳米线器件的非分立的源极区和漏极区中的接触面积或通过掺杂或材料设计来改善非分立的源极或漏极和接触屏障或这两者的方法。总的来说，可通过借助于增加接触面积或减小在金属与半导体之间或在重掺杂半导体与轻掺杂半导体之间的屏障而降低外部电阻来提高器件性能。在实施方式中，具有空隙的(例如非分立的)源极区和漏极区的纳米线结构展示了由此制造的器件的改善(降低)的外部电阻或沟道电阻。一个或多个实施方式目的在于一个或多个金属源极区和漏极区，通过激光退火在非分立的源极区和漏极区中引入增加的掺杂或应变，“之”字型(例如有刻面的)非分立源极和漏极界面。一个或多个实施方式目的在于向纳米线或纳米线部分提供掺杂剂并融合外延掺杂材料以最终提供omega鳍型或包覆式接触部的工艺流程。本文描述的实施方式目的可在于工艺流程和产生对纳米线结构独特的结构，例如与FET或三栅极型架构区不同的结构。例如，在一个实施方式中，激光熔化工艺用于混合两种材料，还用于限定交替的纳米线，用于掺杂纳米线并可能用于使纳米线的沟道区发生应变。在另一个实施方式中，提供金属源极区和漏极区，其中，例如通过使用接触金属作为接触部并代替源极区和漏极区，从而利用与纳米线的保留部分接触的金属来实际上代替源极区和漏极区。这样的实施方式可实现非掺杂线的使用以及用于优化由此形成的器件的逸出功选项。在另一个实施方式中，通过外延形成和随后的晶体取向相关蚀刻来制造非分立的源极或漏极区以提供具有增加的接触区域的结构。在另一个实施方式中，工艺流程实现纳米线的掺杂，其导致在源极区和漏极区中的合并的外延区和可能与源极区和漏极区的omega接触。应当理解，本文描述的实施方式(例如上述实施方式)可彼此结合来使用。本文描述的一个或多个实施方式目的在于提高基于纳米线的器件的性能。在实施方式中，纳米线结构设置有随着纳米线的数量有利地按比例调整的接触面积(例如在源极区和漏极区中)。例如，在一个实施方式中，基于纳米线的结构具有包覆在多条纳米线的整体的源极或漏极区周围的接触区域，对相同的间距提供高接触区域。还提供制造这样的结构的方法。在一个实施方式中，提供金属源极区和漏极区。当具有适当的低的屏障的金属被选择时，这样的器件的外部电阻(接触+体)可减小，因为金属的电阻将低于掺本文档来自技高网...

【技术保护点】
1.一种集成电路结构，包括：水平布置在衬底之上的半导体纳米线，所述半导体纳米线包括分立的沟道区；栅极电极叠置体，所述栅极电极叠置体包围所述半导体纳米线的分立的沟道区；非分立的源极区和漏极区，所述非分立的源极区和漏极区布置在所述半导体纳米线的分立的沟道区的两侧上；以及一对间隔物，所述一对间隔物布置在所述栅极电极叠置体与所述非分立的源极区和漏极区之间，其中所述半导体纳米线的在所述间隔物中的一个或两个下方的部分是非分立的。

【技术特征摘要】
1.一种集成电路结构，包括：水平布置在衬底之上的半导体纳米线，所述半导体纳米线包括分立的沟道区；栅极电极叠置体，所述栅极电极叠置体包围所述半导体纳米线的分立的沟道区；非分立的源极区和漏极区，所述非分立的源极区和漏极区布置在所述半导体纳米线的分立的沟道区的两侧上；以及一对间隔物，所述一对间隔物布置在所述栅极电极叠置体与所述非分立的源极区和漏极区之间，其中所述半导体纳米线的在所述间隔物中的一个或两个下方的部分是非分立的。2.如权利要求1所述的集成电路结构，还包括：一对接触部，所述一对接触部中的每个接触部布置在所述非分立的源极区和漏极区中的一个上。3.如权利要求2所述的集成电路结构，其中，每个接触部完全包围相应的所述非分立的源极区或漏极区。4.如权利要求2所述的集成电路结构，其中，每个接触部仅部分地包围相应的所述非分立的源极区或漏极区。5.如权利要求1所述的集成电路结构，其中，所述非分立的源极区和漏极区是包括与所述半导体纳米线的分立的沟道区相同的第一半导体材料和不同的第二半导体材料的一对半导体区。6.如权利要求5所述的集成电路结构，其中，所述第一半导体材料和所述第二半导体材料融合，所述半导体区还包括掺杂剂物质。7.如权利要求6所述的集成电路结构，其中，所述第一半导体材料是硅锗，所述第二半导体材料是硅，且所述掺杂剂物质是P型掺杂剂物质。8.如权利要求6所述的集成电路结构，其中，所述第一半导体材料是硅，所述第二半导体材料是硅锗，且所述掺杂剂物质是N型掺杂剂物质。9.如权利要求1所述的集成电路结构，其中，所述非分立的源极区和漏极区提供与所述半导体纳米线的接触。10.如权利要求9所述的集成电路结构，其中，所述非分立的源极区和漏极区实质上由金属构成。11.如权利要求1所述的集成电路结构，其中，所述栅极电极叠置体包括金属栅极和高K栅极电介质。12.一种集成电路结构，包括：水平布置在衬底之上的半导体纳米线，所述半导体纳米线包括分立的沟道区；栅极电极叠置体，所述栅极电极叠置体包围所述半导体纳米线的分立的沟道区；非分立的源极区和漏极区，所述非分立的源极区和漏极区布置在所述半导体纳米线的分立的沟道区的两侧上，所述非分立的源极区和漏极区中的每一个具有最上表面和侧壁表面；第一导电接触部，所述第一导电接触部位于所述非分立的源极区的最上表面和侧壁表面上，并且在所述非分立的源极区的最上表面和侧壁表面的周围是连续的；以及第二导电接触部，所述第二导电接触部位于所述非分立的漏极区的最上表面和侧壁表面上，并且在所述非分立的漏极区的最上表面和侧壁表面的周围是连续的。13.如权利要求12...

【专利技术属性】
技术研发人员：S·M·塞亚，A·卡佩拉尼，M·D·贾尔斯，R·里奥斯，S·金，K·J·库恩，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US