一种晶体管及其制作方法技术

本发明专利技术提供一种晶体管及其制作方法，该方法包括：提供衬底和外延层；在所述外延层上表面形成第一沟槽，其底部及侧壁形成栅氧化层并填充多晶硅以形成栅极结构；在所述外延层上表面形成第二沟槽；在所述第二沟槽底部及侧壁形成第二导电类型的体区；在所述第二沟槽内形成第二导电类型的深体区；在所述体区和所述深体区形成第一导电类型的源区；在所述外延层上表面形成介质层；在所述晶体管的上表面形成源极金属层，在所述晶体管下表面形成漏极金属层。本发明专利技术从优化功率器件的制作流程和改变功率器件的结构出发，通过形成精确的第二沟槽及第二沟槽形成的深体区，使得器件的开启电压更加稳定，减小体区电阻，提升了器件EAS能力。

【技术实现步骤摘要】
一种晶体管及其制作方法
本专利技术涉及半导体
，具体涉及一种新型半导体晶体管及其制作方法。
技术介绍
在功率应用设备中，VDMOS(VerticalDiffusedMetalOxideSemiconductor,垂直双扩散金属氧化物半导体场效应晶体管)是一种可以广泛使用的金属氧化物半导体场效应晶体管功率器件，其具有输入阻抗高、开关速度快、工作频率高、电压控制、热稳定性好等一系列独特特点，应用于开关稳压电源、高频加热、计算机接口电路以及功率放大器等方面。VDMOS器件有一个非常重要的参数，EAS(EnergyAvalancheStress，单脉冲雪崩能量)，定义为单次雪崩状态下器件能够消耗的最大能量。功率器件工作时，在源极和漏极会产生较大的电压尖峰，必须考虑器件的雪崩能量。EAS能力也是衡量VDMOS器件的一个非常重要的参数。一般器件的EAS失效有两种模式，热损坏和寄生三极管导通损坏。寄生三极管导通损坏是指器件本身存在一个寄生的三极管(外延层-体区-源区)，当器件关断时，源漏间的反向电流流经体区时，产生压降，如果此压降大于寄生三极管的开启电压，则此反向电流会因为三极管的放大作用将寄生三极管导通，导致失控，此时，栅极电压已不能关断VDMOS，从原理上来说，为防止失效产生，关键是防止寄生的三极管导通，为防止寄生的三极管导通，必须要减小体区电阻或者增大源区和体区的短接面积，目前的制作方法中，由于深体区距离沟道区较近，考虑到器件开启电压的问题，不能将深体区做的过浓或过深，这就给优化器件EAS能力带来了很大的困难。
技术实现思路
鉴于以上情况，本专利技术为了解决其技术问题采用以下的技术方案来实现。第一方面，本专利技术实施例提供一种晶体管的制作方法,包括：提供第一导电类型的衬底；在所述衬底上表面形成第一导电类型的外延层；在所述外延层上表面形成第一沟槽，其底部及侧壁形成栅氧化层并填充多晶硅以形成栅极结构；在所述外延层上表面形成第二沟槽；在所述第二沟槽底部及侧壁形成第二导电类型的体区；在所述第二沟槽内形成第二导电类型的深体区；在所述体区和所述深体区形成第一导电类型的源区；在所述外延层上表面形成介质层；在所述晶体管的上表面形成源极金属层，在所述晶体管下表面形成漏极金属层。进一步地，在所述半导体衬底表面形成第一导电类型的外延层具体包括，所述外延层通过掺杂第一导电类型的离子形成于所述半导体衬底的上表面。进一步地，在所述外延层上表面形成第二沟槽具体包括，所述第二沟槽形成于两个相邻的所述第一沟槽的中间。进一步地，在所述第二沟槽内壁形成第二导电类型的体区具体包括，在所述第二沟槽底部及侧壁通过离子注入的方式形成体区，所述体区轻掺杂的离子类型为第二导电类型。进一步地，形成所述体区后对所述体区进行热处理，用于使离子扩散至栅氧化层侧壁。进一步地，在所述第二沟槽内形成第二导电类型的深体区具体包括，所述第二沟槽填充第二导电类型的重掺杂外延形成深体区，对所述深体区沿晶体管上表面进行干法回刻，用于使晶体管上表面平坦化。进一步地，在所述体区和所述深体区形成第一导电类型的源区具体包括，在所述体区和所述深体区进行光刻及离子注入形成源区，所述离子类型为第一导电类型。第二方面，本专利技术实施例还提供一种晶体管，包括，第一导电类型的衬底；第一导电类型的外延层，形成于所述衬底上表面；第一沟槽，形成于所述外延层上表面，其底部及侧壁形成栅氧化层并填充有多晶硅形成栅极结构；第二沟槽，形成于所述外延层上表面；第二导电类型体区，形成于所述第二沟槽底部及侧壁；第二导电类型的深体区，形成于所述第二沟槽内；第一导电类型的源区，形成于所述体区和所述深体区；介质层，形成于所述外延层上表面源极金属层，形成于所述晶体管的上表面，漏极金属层，形成于所述晶体管下表面。进一步地，所述第一沟槽的深度未超过所述外延层深度，所述第一沟槽垂直于所述外延层上表面。进一步地，所述第一沟槽的底部及侧壁形成有栅氧化层，所述第一沟槽填充的多晶硅以形成栅极结构。本专利技术实施例的技术方案通过优化VDMOS的制作流程，通过光刻精确控制导电沟道的宽度，采用外延形成所述深体区减小体区电阻，提升了器件的EAS能力，提高了VDMOS的工作性能。附图说明构成本专利技术的一部分的附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为本专利技术实施例所述的晶体管制作方法流程示意图；图2为本专利技术实施例所述的衬底和外延层结构示意图；图3为本专利技术实施例所述的第一沟槽结构示意图；图4为本专利技术实施例所述的栅极结构示意图；图5为本专利技术实施例所述的第二沟槽结构示意图；图6为本专利技术实施例所述的体区结构示意图；图7为本专利技术实施例所述的体区热驱入结构示意图；图8为本专利技术实施例所述的深体区结构示意图；图9为本专利技术实施例所述的源区结构示意图；图10为本专利技术实施例所述的介质层结构示意图；图11为本专利技术实施例所述的源极金属层结构示意图；图12为本专利技术实施例所述的漏极金属层结构示意图。具体实施方式为了使本专利技术的目的、技术方案和有益技术效果更加清晰明白，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该专利技术产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。通常使用两个复杂的制作工艺制造半导体器件：前端制造和后端制造。前端制造包含在半导体晶片的表面上形成多个小片。在晶片上的每个小片包含有源和无源电子元件，所述有源和无源电子元件电连接以形成功能性电路，有源电子元件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子元件，诸如电容器、电感器、电阻器和变压器。产生执行电路功能所必要的电压和电流之间的关系。通过一系列的工艺步骤，在半导体的表面上形成无源和有源元件，所述工艺步骤包括掺杂、沉积、光刻、刻蚀和平坦化。掺杂通过诸如离子注入或热扩散的技术，将杂质引入半导体材料中。掺杂工艺改变有源器件中的半导体材料的导电率，将半导体材料转换为绝缘体、导体，或者响应于电场或基极电流动态地改变半导体材料的传导率。有源和无源元件由具有不同电性能的材料的层形成。可通过部分地由被沉积的材料的类型所决定的多种沉积技术来形成这些层。例如，薄膜沉积可包括化学气相沉积、物理气相沉积、电解电镀和非电解电镀工艺。通常图案化每个层以形成有源元件、无源元件或者元件之间的电连接的部分。以下结合图1-图11，对本专利技术实施例提供一种晶体管的制作方法进行详细说明，本专利技术实施例提供一种晶体管的制作方法，该制作方法包括：S01：提供第一导电类型的衬底1；S02：在所述衬本文档来自技高网...

【技术保护点】
1.一种晶体管的制作方法，其特征在于，所述方法包括：提供第一导电类型的衬底；在所述衬底上表面形成第一导电类型的外延层；在所述外延层上表面形成第一沟槽，其底部及侧壁形成栅氧化层并填充多晶硅以形成栅极结构；在所述外延层上表面形成第二沟槽；在所述第二沟槽底部及侧壁形成第二导电类型的体区；在所述第二沟槽内形成第二导电类型的深体区；在所述体区和所述深体区形成第一导电类型的源区；在所述外延层上表面形成介质层；在所述晶体管的上表面形成源极金属层，在所述晶体管下表面形成漏极金属层。

【技术特征摘要】
1.一种晶体管的制作方法，其特征在于，所述方法包括：提供第一导电类型的衬底；在所述衬底上表面形成第一导电类型的外延层；在所述外延层上表面形成第一沟槽，其底部及侧壁形成栅氧化层并填充多晶硅以形成栅极结构；在所述外延层上表面形成第二沟槽；在所述第二沟槽底部及侧壁形成第二导电类型的体区；在所述第二沟槽内形成第二导电类型的深体区；在所述体区和所述深体区形成第一导电类型的源区；在所述外延层上表面形成介质层；在所述晶体管的上表面形成源极金属层，在所述晶体管下表面形成漏极金属层。2.根据权利要求1所述的制作方法，其特征在于，在所述半导体衬底表面形成第一导电类型的外延层具体包括，所述外延层通过掺杂第一导电类型的离子形成于所述半导体衬底的上表面。3.根据权利要求1所述的制作方法，其特征在于，在所述外延层上表面形成第二沟槽具体包括，所述第二沟槽形成于两个相邻的所述第一沟槽的中间。4.根据权利要求1所述的制作方法，其特征在于，在所述第二沟槽内壁形成第二导电类型的体区具体包括，在所述第二沟槽底部及侧壁通过离子注入的方式形成体区，所述体区轻掺杂的离子类型为第二导电类型。5.根据权利要求4所述的制作方法，其特征在于，形成所述体区后对所述体区进行热处理，用于使离子扩散至栅氧化层侧壁。6.根据权利要求1所述...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：深圳市福来过科技有限公司，
类型：发明
国别省市：广东,44