用于静电放电(ESD)保护的具有抑制环的嵌入式PMOS-触发可控硅整流器(SCR)制造技术

本发明专利技术提供一种静电放电(ESD)保护装置，其有一个带有触发PMOS晶体管的可控硅整流器(SCR)。SCR是一个PNPN结构，有中心N‑阱内的P+阳极/源极、P‑衬底、和外N‑阱，外N‑阱通过N+阱抽头连接到阴极。P+阳极/源极是触发PMOS晶体管的源极也是SCR的阳极。触发电路将触发PMOS晶体管的栅极驱动至低，将其导通以对P+漏极充电。由于P+漏极跨越阱边界，与中心N‑阱和P‑衬底都物理接触，空穴流入到P‑衬底。P+漏极被安置靠近保护环，保护环可以抑制闩锁。P+漏极的空穴涌向保护环之下的区域，暂时削弱其影响并降低触发电压。

【技术实现步骤摘要】
【国外来华专利技术】用于静电放电(ESD)保护的具有抑制环的嵌入式PMOS-触发可控硅整流器(SCR)
本专利技术涉及静电放电(ESD)保护电路，特别涉及集成有ESD-保护金属氧化物半导体场效应晶体管(MOSFET)的可控硅整流器(SCR)结构。
技术介绍
很多种类的集成电路(IC)都容易遭受静电放电(ESD)脉冲而发生损坏和故障。发生在工厂里的ESD故障会导致产量降低。当终端用户触摸设备时，ESD故障还可能当场发生。在IC的输入、输出或双向I/O引脚附近已经放置了各种ESD保护结构。这些保护结构大多使用无源器件，例如串联电阻、二极管和厚氧化物晶体管。也有其它ESD结构使用有源晶体管来安全地分流ESD电流。随着制造能力的提高和设备尺寸的缩小，晶体管在正常工作期间只需要被施加较低的电压。虽然这些较小的晶体管更容易受到过电压故障的影响，但其能够在较低的电源电压下工作，从而仅消耗较少的功率，产生较少的热量。这种较小的晶体管通常被放置在IC的内“核”中，而栅长高于最小值的较大晶体管则被放置在核的外围。ESD保护结构就放置在使用这些较大晶体管的外围。只要相当小的电容耦合电流施加到该微小内核器件，核心晶体管的较薄栅氧化物就会短路，导致衬底结熔化。来自人或机器的静电会产生这样的有害电流，这些电流仅被外围的输入保护电路部分阻止。图1显示一个芯片具有几个ESD保护钳。核心电路20包含核心晶体管22、24，其沟道长度较小，可在相当低电压下被电流损坏。核心电路20接收电源电压VDD，如1.8伏特、1.2伏特或一些其它值。在核心电路20中可能有数千个核心晶体管。可以在每个I/O焊垫上提供电源钳位电路26保护，免受ESD脉冲。电源钳位电路26耦合在VDD和地(VSS)之间，将电源轨之间的ESD脉冲分流。例如通过衬底和电容，一些交叉耦合可能发生在不同的焊垫和核心电路20之间。因为交叉耦合，施加在I/O焊垫10上的ESD脉冲可能被耦合到核心电路20中，从而对核心电路20中的晶体管22、24造成损害。电源钳位电路26可以分流足够的ESD脉冲电流，来减少这种交叉耦合以防止损坏。施加在I/O引脚上的ESD脉冲仍然可以耦合到核心电路20中，例如通过电线，但可以激活电源钳位电路26以减少潜在的损害。对于它ESD脉冲，电源钳位电路26也可以开启，例如那些施加到I/O引脚的ESD脉冲，当ESD脉冲通过一个在I/O引脚的ESD保护结构中的二极管被分流到内部VDD轨时，会产生一个间接的VDD-到-VSSESD脉冲。例如，施加到I/O焊垫10的一个ESD脉冲可以导致ESD保护装置12开启以导电到VDD。每个I/O焊垫10可以配备一个或多个ESD保护装置12、16以预防各种可能性。对于从地到I/O焊垫10施加的一个正ESD脉冲，ESD保护装置16开启，而对于从地到I/O焊垫10施加的一个正ESD脉冲，ESD保护装置18开启。同样，对于从I/O焊垫10到VDD施加的一个正ESD脉冲，ESD保护装置12开启，而对于从I/O焊垫11到VDD施加的一个正ESD脉冲，ESD保护器件14开启。在某些情况下，电源钳位电路26也可以开启。一些现有技术的ESD保护结构具有大面积的电容器、电阻器或晶体管。大尺寸器件是昂贵的且不合需要的。一些现有技术的ESD保护装置不适用于标准CMOS工艺，例如在绝缘体上硅(SOI)工艺中使用绝缘体层的ESD保护装置。二极管已经被用作ESD保护结构，但是二极管的I-V特性允许当有大ESD电流时出现的高电压，这些高电压仍然会损坏核心晶体管。一些ESD保护结构使用串联的两个二极管而不是一个二极管，但这种堆叠二极管在某些环境中是不合期望的，因为两个串联二极管的电压降增加。可控硅整流器(SCR)也已经被成功应用。可以使用SCR和二极管。但是，简单地将二极管和SCR放置在ESD保护结构中会产生不稳定的结果，这取决于SCR和二极管以及其它结构如保护环的相对位置。图2显示ESD保护装置的一个安全设计窗口。I-V曲线94显示流经现有技术ESD结构的电流是ESD脉冲电压的一个函数。最初，在ESD事件开始时，装置关闭。I-V曲线94显示当二极管或其它器件开启并传导电流时电压从零开始上升直到触发电压VTRIG。高于该触发电压，ESD结构中的其它器件导通，例如MOS晶体管或SCR，允许更大的电流流动。就在触发电压VTRIG之后，随着电流上升，二极管或SCR分流大部分的电流，雪崩电流或类似机制会降低电压，导致I-V曲线94的迅速折回(snapback)。折回期间的最低电压是保持电压VHOLD。保持电压VHOLD应该大于电源电压VDD以确保不发生闩锁(latch-up)。而且，最大电压，即触发电压VTRIG应当小于装置击穿电压VBD以确保不会发生永久性损坏。当超出击穿电压VBD太长一段时间，会发生热故障。当ESD保护结构在该安全设计窗口内运行时，IC的可靠性得以增强，因此I-V曲线94要在VDD和VBD之间运行。实际的器件曲线会发生变化，会有未在简化I-V曲线94中所显示的二次效应。随着IC处理技术的改进和尺寸的缩小，VBD通常由于更薄的栅氧化物和更小的器件尺寸而降低。而且，VDD也会降低。因此，该安全设计窗口会移动和缩小。图3显示通过一个先进工艺制造的单个-SCRESD结构的设计窗口。先进的IC工艺使用更小的器件，具有降低的VBD，VDD也被降低。使用单个SCR的ESD结构的I-V特性由I-V曲线94所示。在该例子中，保持电压VHOLD小于VDD。该ESD结构将容易发生闩锁故障。有时，会增加一个保护环以抑制闩锁。充当保护环以抑制少数载子的一对连接的扩散器可以被添加到横向SCR上以增加保持电压。有时候，使用多环有源模拟保护(MAAP)。但是，触发电压仍可能被增加至高于击穿电压VBD。图4显示通过一个先进工艺制造的双-SCRESD结构的设计窗口。该ESD结构有串联堆叠的两个SCR。使用单个SCR的ESD结构的I-V特性如I-V曲线94所示，而堆叠的双-SCR结构的IV特性如I-V曲线96所示。堆叠SCR曲线96的保持电压VHOLD现在大于VDD，从而降低闩锁故障的敏感度。但是，堆叠SCR的触发电压VTRIG现大于器件击穿电压VBD。该ESD结构具有较低的可靠性，更容易受到热故障的影响。而且曲线96的斜率也小于曲线94的斜率，因此导通电阻RON增加，这可能会降低ESD结构效率，并增加ESD结构的开启时间。期望有一种具有符合设计窗口的I-V曲线94的ESD保护结构，甚至是对于具有紧凑设计窗口的高级IC工艺。期望将保持电压VHOLD提高到大于VDD，而不会将触发电压VTRIG增加到高于击穿电压VBD。期望有单个SCR以避免提高触发电压VTRIG高于击穿电压VBD。期望有一种具有一个SCR和一个PMOS晶体管的静电放电(ESD)保护电路。期望有一种ESD保护装置，其具有并联PMOS和SCR路径以便进行更好的优化。期望能够紧密集成PMOS晶体管和SCR。【附图说明】图1显示一个具有多个ESD保护钳位的芯片。图2显示一个ESD保护器件的安全设计窗口。图3显示通过先进工艺制造的单个-SCRESD结构的设计窗口。图4显示通过先进工艺制造的双-SCRESD结构的设计窗口。图5显示一个具本文档来自技高网...

【技术保护点】
1.一种静电放电ESD保护结构，包括：中心N‑阱，其形成在P‑衬底上；P+阳极/源极，其形成在所述中心N‑阱中，所述P+阳极/源极连接到一个阳极端用于接收ESD脉冲；P+漏极，其沿着所述中心N‑阱的边缘形成，其中所述P+漏极与所述中心N‑阱和所述P‑衬底物理接触；P‑沟道金属氧化物半导体PMOS晶体管，其形成在所述中心N‑阱中，所述PMOS晶体管的栅极由逆触发信号驱动，所述逆触发信号在所述ESD脉冲期间被驱动至低，所述栅极控制所述P+阳极/源极和所述P+漏极之间沟道上的导通；外N‑阱，其有一个N+阱抽头连接到阴极端，用于接收所述ESD脉冲；保护环，其位于所述中心N‑阱和所述外N‑阱之间，所述保护环用于降低闩锁的敏感度。

【技术特征摘要】
【国外来华专利技术】2017.04.12 US 15/485,3821.一种静电放电ESD保护结构，包括：中心N-阱，其形成在P-衬底上；P+阳极/源极，其形成在所述中心N-阱中，所述P+阳极/源极连接到一个阳极端用于接收ESD脉冲；P+漏极，其沿着所述中心N-阱的边缘形成，其中所述P+漏极与所述中心N-阱和所述P-衬底物理接触；P-沟道金属氧化物半导体PMOS晶体管，其形成在所述中心N-阱中，所述PMOS晶体管的栅极由逆触发信号驱动，所述逆触发信号在所述ESD脉冲期间被驱动至低，所述栅极控制所述P+阳极/源极和所述P+漏极之间沟道上的导通；外N-阱，其有一个N+阱抽头连接到阴极端，用于接收所述ESD脉冲；保护环，其位于所述中心N-阱和所述外N-阱之间，所述保护环用于降低闩锁的敏感度。2.根据权利要求1所述的ESD保护结构，其中所述PMOS晶体管在所述ESD脉冲期间导通，从所述P+阳极/源极到所述P+漏极传导空穴：其中所述P+漏极将空穴注入到所述保护环附近的P-衬底内；其中由所述P+漏极注入的空穴在所述PMOS晶体管导通时暂时抑制所述保护环的作用。3.根据权利要求2所述的ESD保护结构，其中当所述PMOS晶体管导通以注入空穴到所述保护环附近的P-衬底内时，所述ESD保护结构的触发电压降低，所述触发电压值在所述PMOS晶体管关断时比在所述PMOS晶体管导通时更大。4.根据权利要求3所述的ESD保护结构，其中可控硅整流器SCR是由所述P+阳极/源极、所述中心N-阱、所述P-衬底和所述外N-阱形成。5.根据权利要求4所述的ESD保护结构，其中当达到所述触发电压时，所述SCR导通以导电。6.根据权利要求1所述的ESD保护结构，其中所述保护环包括：P+保护环；和N+保护环。7.根据权利要求6所述的ESD保护结构，其中所述保护环完全环绕所述中心N-阱。8.根据权利要求6所述的ESD保护结构，其中所述P+保护环和所述N+保护环互相电连接。9.根据权利要求1所述的ESD保护结构，还包括：触发电路，其接收所述ESD脉冲，所述触发电路产生所述逆触发信号，当所述触发电路检测到所述ESD脉冲时，所述触发电路驱动所述逆触发信号至低。10.根据权利要求9所述的ESD保护结构，其中所述触发电路包括：电容器，其耦合在所述阳极端和感应节点之间；电阻器，其耦合在所述感应节点和所述阴极端之间；和逆变器，其输入为所述感应节点，其输出驱动所述逆触发信号。11.根据权利要求1所述的ESD保护结构，还包括：中心N+抽头，其形成在所述中心N-阱内。12.根据权利要求11所述的ESD保护结构，还包括：阳极电阻器，其耦合在所述中心N+抽头和所述阳极端之间。13.根据权利要求1所述的ESD保护结构，还包括：第二P+漏极，其沿着所述中心N-阱的边缘形成，其中所述第二P+漏极与所述中心N-阱和所述P-衬底物理接触；和第二PMOS晶体管，其形成在所述中心N-阱内，所述第二PMOS晶体管的第二栅极由所述逆触发信号驱动，所述第二栅极在所述ESD脉冲期间被驱动至低，所述第二栅极控制所述P+阳极/源极和所述第二P+漏极之间沟道上的导通；其中所述P+阳极/源极由所述PMOS晶体管和所述第二PMOS晶体管共用。14.根据权利要求13所述的ESD保护结构，还包括：偏置中心N+抽头，其形成在所述中心N-阱内，用于直接连接或通过阳极电阻器连接到所述阳极端。15.根据权利要求1所述的ESD保护结构，还包括：第二P+漏极，其...

【专利技术属性】
技术研发人员：任俊杰，霍晓，
申请(专利权)人：香港应用科技研究院有限公司，
类型：发明
国别省市：中国香港,81