使用遂穿场效应晶体管和碰撞电离MOSFET器件的静电放电保护电路制造技术

在使用遂穿场效应晶体管(TFET)或碰撞电离MOSFET(IMOS)的电路中提供静电放电(ESD)保护。这些电路被支持在绝缘体上硅(SOI)和体基底配置中，以用作保护二极管、电源钳位、故障保护电路和切分单元。具有寄生双极型器件的实现方式提供了附加的并行放电路径。

【技术实现步骤摘要】
使用遂穿场效应晶体管和碰撞电离MOSFET器件的静电放电保护电路
本专利技术涉及一种用于保护集成电路以防止过电压并且特别是防止静电放电的器件。
技术介绍
图1示出了传统的静电放电(ESD)保护器件10的电路图。器件10由耦合在输入/输出焊盘14与集成电路的第一电源线16之间的第一保护二极管12、和耦合在输入/输出焊盘14与集成电路的第二电源线20之间的第二保护二极管18形成。第一保护二极管12具有耦合到输入/输出焊盘14的阳极端子和耦合到第一电源线16的阴极端子。第二保护二极管18具有耦合到输入/输出焊盘14的阴极端子和耦合到第二电源线20的阳极端子。在该实现方式中，第一电源线16可以耦合到用于集成电路的正电源焊盘22，并且第二电源线20可以耦合到用于集成电路的负的或接地电源焊盘24。输入/输出焊盘14耦合到从第一电源线和第二电源线被供电的集成电路的功能电路26。图2示出了传统的电源钳位器件30的电路图。该器件30由分别耦合在第一电源线16与第二电源线20之间的二极管32和分别耦合在第一电源线16与第二电源线20之间的开关电路34形成。二极管32具有耦合到第一电源线16的阴极端子和耦合到第二电源线20的阳极端子。开关电路34具有耦合到第一电源线16的第一导电端子36和耦合到第二电源线20的第二导电端子38。开关电路34的控制端子40接收由触发电路44生成的触发信号，触发电路44分别感测第一电源线16或第二电源线20中的瞬态电压差，并且响应于感测到的差而确定触发信号。在实施例中，开关电路34可以例如包括MOSFET器件或双向晶闸管(triac)。图3示出了传统的静电放电(ESD)保护和钳位器件50的电路图。器件50由耦合在输入/输出焊盘14与集成电路的第一电源线16之间的第一保护二极管12、和耦合在输入/输出焊盘14与集成电路的第二电源线20之间的第二保护二极管18形成。第一保护二极管12的阳极端子耦合到输入/输出焊盘14，并且第一保护二极管12的阴极端子耦合到第一电源线16。第二保护二极管18的阴极端子耦合到输入/输出焊盘14，并且第二保护二极管18的阳极端子耦合到第二电源线20。输入/输出焊盘14耦合到从第一电源线和第二电源线被供电的集成电路的功能电路26。二极管32具有耦合到第一电源线16的阴极端子和耦合到第二电源线20的阳极端子。器件50还包括分别耦合在第一电源线16与第二电源线20之间的开关电路34。开关电路34的第一导电端子36耦合到第一电源线16，并且开关电路34的第二导电端子38耦合到第二电源线20。开关电路34的控制端子40接收由触发电路44生成的触发信号。图4示出了ESD保护网络80的电路图。网络80由组合使用器件10、30和50而形成。通过参考示例，可以更好地理解网络80执行ESD保护的操作。考虑在输入/输出焊盘14a处的正的ESD事件。ESD事件瞬变将对二极管12a进行正向偏置并且被传递到第一电源线16。触发电路44分别感测第一电源线16或第二电源线20中的瞬态电压差，并且响应于感测到的差来确定触发信号。触发信号致动开关电路34以将ESD事件瞬变传递到第二电源线20。然后，二极管18b被正向偏置，以通过焊盘14b将ESD事件瞬变传递到接地。
技术实现思路
在实施例中，一种电路包括：第一电源线；第二电源线；输入/输出节点；具有电耦合到第一电源线的第一导电端子和电耦合到输入/输出节点的第二导电端子的第一遂穿场效应晶体管(TFET)器件；具有电耦合到输入/输出节点的第一导电端子和电耦合到第二电源线的第二导电端子的第二TFET器件；以及被配置为生成用于应用于第一TFET器件的控制端子和第二TFET器件的控制端子的一个或多个触发信号的触发电路。在实施例中，一种电路包括：第一电源线；输入/输出节点；具有电耦合到输入/输出节点的第一端子和电耦合到第一电源线的第二端子的保护二极管；具有电耦合到输入/输出节点的阳极端子和电耦合到第一电源线的阴极端子的可控硅整流器(SCR)器件，SCR器件具有第一内部节点；以及具有电耦合到内部节点的第一导电端子、电耦合到第一电源线的第二导电端子和耦合到第一内部节点的控制端子的TFET器件。在实施例中，一种电路包括：第一电源线；输入/输出节点；具有电耦合到输入/输出节点的第一端子和电耦合到第一电源线的第二端子的保护二极管；具有电耦合到输入/输出节点的阳极端子和电耦合到第一电源线的阴极端子的可控硅整流器(SCR)器件，SCR器件具有第一内部节点和第二内部节点；以及具有电耦合到第一内部节点的第一导电端子、电耦合到第二内部节点的第二导电端子和耦合到第一内部节点的控制端子的TFET器件。在实施例中，一种电路包括：第一电源线；输入/输出节点；具有电耦合到输入/输出节点的漏极端子和电耦合到第一电源线的源极端子的栅极接地碰撞电离MOSFET(GGIMOS)器件；其中GGIMOS器件的栅极端子电耦合到第一电源线；并且其中GGIMOS器件包括第一导电类型的源极区域、与第一导电类型相反的第二导电类型的漏极区域和沟道区域，被绝缘的栅极位于沟道区域上方，被绝缘的栅极邻近源极区域并且与漏极区域偏移。在实施例中，一种电路包括：第一电源线；输入/输出节点；具有电耦合到输入/输出节点的第一端子和电耦合到第一电源线的第二端子的保护电路；具有电耦合到输入/输出节点的阳极端子和电耦合到第一电源线的阴极端子的可控硅整流器(SCR)器件，SCR器件具有第一内部节点；以及具有电耦合到内部节点的漏极端子、电耦合到第一电源线的源极端子和电耦合到第一电源线的栅极端子的第一栅极接地碰撞电离MOSFET(GGIMOS)器件。在实施例中，一种电路包括：第一电源线；输入/输出节点；具有电耦合到输入/输出节点的第一端子和电耦合到第一电源线的第二端子的保护器件；具有电耦合到输入/输出节点的阳极端子和电耦合到第一电源线的阴极端子的可控硅整流器(SCR)器件，SCR器件具有第一内部节点和第二内部节点；以及具有电耦合到第一内部节点的漏极端子、电耦合到第二内部节点的源极端子以及电耦合到第一内部节点和第二内部节点中的一个内部节点的栅极端子的第一栅极接地碰撞电离MOSFET(GGIMOS)器件。在实施例中，一种电路包括：第一电源线；第二电源线；具有电耦合到第一电源线的第一导电端子和电耦合到第二电源线的第二导电端子的遂穿场效应晶体管(TFET)器件；以及电耦合到第一电源线和第二电源线并且被配置为生成用于应用于TFET器件的控制端子的触发信号的触发电路。在实施例中，一种电路包括：第一电源线；第二电源线；具有电耦合到第一电源线的漏极导电端子和电耦合到第二电源线的源极导电端子的碰撞电离MOSFET(IMOS)器件；以及电耦合到第一电源线和第二电源线并且被配置为生成用于应用于IMOS器件的控制端子的触发信号的触发电路。在实施例中，一种电路包括：第一电源线；第二电源线；输入/输出节点；具有电耦合到第一电源线的漏极端子和电耦合到输入/输出节点的源极端子的第一碰撞电离MOSFET(IMOS)器件；具有电耦合到输入/输出节点的漏极端子和电耦合到第二电源线的源极端子的第二IMOS器件；以及被配置为生成用于应用于第一IMOS器件的控制端子和第二IMOS器件本文档来自技高网...

【技术保护点】
1.一种电路，包括：第一电源线；第二电源线；输入/输出节点；第一遂穿场效应晶体管(TFET)器件，所述第一TFET器件具有电耦合到所述第一电源线的第一导电端子和电耦合到所述输入/输出节点的第二导电端子；第二TFET器件，所述第二TFET器件具有电耦合到所述输入/输出节点的第一导电端子和电耦合到所述第二电源线的第二导电端子；以及触发电路，所述触发电路被配置为生成用于应用于所述第一TFET器件的控制端子和所述第二TFET器件的控制端子的一个或多个触发信号。

【技术特征摘要】
2017.03.29 US 62/478,302;2017.05.16 US 62/506,7091.一种电路，包括：第一电源线；第二电源线；输入/输出节点；第一遂穿场效应晶体管(TFET)器件，所述第一TFET器件具有电耦合到所述第一电源线的第一导电端子和电耦合到所述输入/输出节点的第二导电端子；第二TFET器件，所述第二TFET器件具有电耦合到所述输入/输出节点的第一导电端子和电耦合到所述第二电源线的第二导电端子；以及触发电路，所述触发电路被配置为生成用于应用于所述第一TFET器件的控制端子和所述第二TFET器件的控制端子的一个或多个触发信号。2.根据权利要求1所述的电路，还包括功能电路，所述功能电路电耦合到所述输入/输出节点并且电耦合到所述第一电源线和所述第二电源线以用于供电。3.根据权利要求1所述的电路，其中每个TFET器件均包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方。4.根据权利要求3所述的电路，其中所述第一TFET器件和所述第二TFET器件中的每个TFET器件的源极区域形成所述第一导电端子，并且所述第一TFET器件和所述第二TFET器件中的每个TFET器件的漏极区域形成所述第二导电端子。5.根据权利要求4所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由绝缘体上硅(SOI)基底的上部半导体层形成并且被形成在所述上部半导体层内。6.根据权利要求4所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由体基底形成并且被形成在所述体基底内。7.根据权利要求1所述的电路，其中所述触发电路包括电耦合在所述第一电源线与所述第二电源线之间的电阻器电容器(RC)电路，所述RC电路被配置为生成所述一个或多个触发信号。8.根据权利要求7所述的电路，其中所述RC电路包括：电耦合在所述第一电源线与所述输入/输出节点之间的第一RC电路，所述第一RC电路被配置为生成作为跨电阻器的电压的第一触发信号以应用于所述第一TFET器件的所述控制端子；以及电耦合在所述输入/输出节点与所述第二电源线之间的第二RC电路，所述第二RC电路被配置为生成作为跨电阻器的电压的第二触发信号以应用于所述第二TFET器件的所述控制端子。9.根据权利要求1所述的电路，还包括：第一双极型晶体管，所述第一双极型晶体管与所述第一TFET器件并联电耦合并且具有电耦合到所述第一电源线的第一导电端子和电耦合到所述输入/输出节点的第二导电端子；以及第二双极型晶体管，所述第二双极型晶体管与所述第二TFET器件并联电耦合并且具有电耦合到所述输入/输出节点的第一导电端子和电耦合到所述第二电源线的第二导电端子。10.根据权利要求9所述的电路，其中所述第一双极型晶体管的控制端子电耦合到所述第二电源线，并且所述第二双极型晶体管的控制端子电耦合到所述第一电源线。11.根据权利要求10所述的电路，其中所述第一双极型晶体管和所述第二双极型晶体管均是寄生双极型晶体管。12.根据权利要求11所述的电路，其中每个TFET器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方。13.根据权利要求12所述的电路，其中所述第一TFET器件的所述漏极区域提供所述第一寄生双极型晶体管的集电极端子，并且所述第二TFET器件的所述源极区域提供所述第二寄生双极型晶体管的发射极端子。14.根据权利要求1所述的电路，还包括：在所述第一电源线与所述输入/输出节点之间与所述第一TFET器件串联电耦合的第三TFET器件；以及在所述输入/输出节点与所述第二电源线之间与所述第二TFET器件串联电耦合的第四TFET器件，其中由所述触发电路生成的所述一个或多个触发信号包括用于应用于所述第一TFET器件的控制端子和所述第二TFET器件的控制端子的第一触发信号、以及用于应用于所述第三TFET器件的控制端子和所述第四TFET器件的控制端子的第二触发信号。15.根据权利要求1所述的电路，还包括具有连接到所述第一电源线的阴极端子和连接到所述第二电源线的阳极端子的保护二极管。16.根据权利要求1所述的电路，还包括晶体管器件，所述晶体管器件具有连接到所述第一电源线的第一导电端子、连接到所述第二电源线的第二导电端子、和被连接以从所述触发电路接收所述一个或多个触发信号的控制端子。17.根据权利要求16所述的电路，其中相同的触发信号由所述触发电路应用于所述第一TFET器件的所述控制端子和所述第二TFET器件的所述控制端子以及所述晶体管的所述控制端子。18.一种电路，包括：第一电源线；输入/输出节点；保护二极管，具有电耦合到所述输入/输出节点的第一端子和电耦合到所述第一电源线的第二端子；可控硅整流器(SCR)器件，具有电耦合到所述输入/输出节点的阳极端子和电耦合到所述第一电源线的阴极端子，所述SCR器件具有第一内部节点；以及TFET器件，具有电耦合到所述内部节点的第一导电端子、电耦合到所述第一电源线的第二导电端子、和耦合到第一内部节点的控制端子。19.根据权利要求18所述的电路，还包括：第二电源线；以及功能电路，所述功能电路电耦合到所述输入/输出节点并且电耦合到所述第一电源线和所述第二电源线以用于供电。20.根据权利要求18所述的电路，其中所述TFET器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方。21.根据权利要求20所述的电路，其中所述TFET器件的所述源极区域形成所述第一导电端子，并且所述TFET器件的所述漏极区域形成所述第二导电端子。22.根据权利要求21所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由绝缘体上硅(SOI)基底的上部半导体层形成并且被形成在所述上部半导体层内。23.根据权利要求21所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由体基底形成并且被形成在所述体基底内。24.根据权利要求18所述的电路，其中所述SCR器件包括：PNP双极型晶体管，所述PNP双极型晶体管具有电耦合到所述输入/输出节点的发射极、电耦合到所述第一内部节点的栅极、和电耦合到第二内部节点的集电极；以及NPN双极型晶体管，所述NPN双极型晶体管具有电耦合到所述第一电源线的发射极、电耦合到所述第二内部节点的栅极、和电耦合到所述第一内部节点的集电极。25.根据权利要求24所述的电路，其中所述SCR器件还包括：电耦合在所述输入/输出节点与所述第一内部节点之间的第一电阻器；以及电耦合在所述第二内部节点与所述第一电源线之间的第二电阻器。26.根据权利要求18所述的电路，还包括与所述TFET器件串联耦合的附加TFET器件，其中每个TFET器件均被配置为成TFET器件的第一导电端子电耦合到TFET器件的控制端子。27.一种电路，包括：第一电源线；输入/输出节点；保护二极管，所述保护二极管具有电耦合到所述输入/输出节点的第一端子和电耦合到所述第一电源线的第二端子；可控硅整流器(SCR)器件，所述SCR器件具有电耦合到所述输入/输出节点的阳极端子和电耦合到所述第一电源线的阴极端子，所述SCR器件具有第一内部节点和第二内部节点；以及TFET器件，所述TFET器件具有电耦合到所述第一内部节点的第一导电端子、电耦合到所述第二内部节点的第二导电端子、和耦合到第一内部节点的控制端子。28.根据权利要求27所述的电路，还包括：第二电源线；以及功能电路，所述功能电路电耦合到所述输入/输出节点并且电耦合到所述第一电源线和所述第二电源线以用于供电。29.根据权利要求27所述的电路，其中所述TFET器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方。30.根据权利要求29所述的电路，其中所述TFET器件的所述源极区域形成所述第一导电端子，并且所述TFET器件的所述漏极区域形成所述第二导电端子。31.根据权利要求30所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由绝缘体上硅(SOI)基底的上部半导体层形成并且被形成在所述上部半导体层内。32.根据权利要求30所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由体基底形成并且被形成在所述体基底内。33.根据权利要求27所述的电路，还包括与所述TFET器件串联耦合的附加TFET器件，其中每个TFET器件均被配置成TFET器件的第一导电端子电耦合到TFET器件的控制端子。34.根据权利要求27所述的电路，其中所述SCR器件包括：PNP双极型晶体管，所述PNP双极型晶体管具有电耦合到所述输入/输出节点的发射极、电耦合到所述第一内部节点的栅极、和电耦合到所述第二内部节点的集电极；以及NPN双极型晶体管，所述NPN双极型晶体管具有电耦合到所述第一电源线的发射极、电耦合到所述第二内部节点的栅极、和电耦合到所述第一内部节点的集电极。35.根据权利要求34所述的电路，其中所述SCR器件还包括：电耦合在所述输入/输出节点与所述第一内部节点之间的第一电阻器；以及电耦合在所述第二内部节点与所述第一电源线之间的第二电阻器。36.一种电路，包括：第一电源线；输入/输出节点；栅极接地碰撞电离MOSFET(GGIMOS)器件，所述GGIMOS器件具有电耦合到所述输入/输出节点的漏极端子和电耦合到所述第一电源线的源极端子，其中所述GGIMOS器件的栅极端子电耦合到所述第一电源线；并且其中所述GGIMOS器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方，所述被绝缘的栅极被定位成邻近所述源极区域并且与所述漏极区域偏移。37.根据权利要求36所述的电路，其中所述沟道区域具有长度，并且其中所述被绝缘的栅极具有小于所述沟道区域的所述长度的长度。38.根据权利要求37所述的电路，其中所述偏移在所述沟道区域的所述长度的大约四分之一到所述沟道区域的所述长度的一半之间。39.根据权利要求36所述的电路，其中所述源极区域、所述漏极区域和所述沟道区域由绝缘体上硅(SOI)基底的上部半导体层形成并且被形成在所述上部半导体层内。40.根据权利要求39所述的电路，其中所述上部半导体层通过氧化物层与下部半导体层分离，并且其中所述下部半导体层电耦合到所述输入/输出节点。41.一种电路，包括：第一电源线；输入/输出节点；保护电路，所述保护电路具有电耦合到所述输入/输出节点的第一端子和电耦合到所述第一电源线的第二端子；可控硅整流器(SCR)器件，所述SCR器件具有电耦合到所述输入/输出节点的阳极端子和电耦合到所述第一电源线的阴极端子，所述SCR器件具有第一内部节点；以及第一栅极接地碰撞电离MOSFET(GGIMOS)器件，所述第一GGIMOS器件具有电耦合到所述内部节点的漏极端子、电耦合到所述第一电源线的源极端子、和电耦合到所述第一电源线的栅极端子。42.根据权利要求41所述的电路，其中所述保护电路包括二极管，所述二极管具有电耦合到所述输入/输出节点的阴极和电耦合到所述第一电源线的阳极。43.根据权利要求41所述的电路，其中所述保护电路包括第二GGIMOS器件，所述第二GGIMOS器件具有电耦合到所述输入/输出节点的漏极端子、电耦合到所述第一电源线的源极端子、和电耦合到所述第一电源线的栅极端子。44.根据权利要求41所述的电路，还包括：第二电源线；以及功能电路，所述功能电路电耦合到所述输入/输出节点并且电耦合到所述第一电源线和所述第二电源线以用于供电。45.根据权利要求41所述的电路，其中所述GGIMOS器件包括第一导电类型的源极区域、与所述第一导电类型相反的第二导电类型的漏极区域、和沟道区域，其中被绝缘的栅极被定位于所述沟道区域上方、邻近所述源极区域并且与所述漏极区域偏移。46.根据权利要求45所述的电路，其中所述沟道区域具有长度，并且其中所述被绝缘的栅极具有小于所述沟道区域的所述长度的长度。47.根据权利要求46所述的电路，其中所述偏移在所述沟道区域的所述长度的大约四分之一到所述沟道区域的所述长度的一半之间。48.根据权利要求41所述的电路，其中所述SCR器件包括：PNP双极型晶体管，所述PNP双极型晶体管具有电耦合到所述输入/输出节点的发射极、电耦合到所述第一内部节点的栅极、和电耦合到第二内部节点的集电极；以及NPN双极型晶体管，所述NPN双极型晶体管具有电耦合到所述第一电源线的发射极、电耦合到所述第二内部节点的栅极、和电耦合到所述第一内部节点的集电极。49.根据权利要求48所述的电路，其中所述SCR器件还包括：电耦合在所述输入/输出节点与所述第一内部节点之间的第一电阻器；以及电耦合在所述第二内部节点与所述第一电源线之间的第二电阻器。50.一种电路，包括：第一电源线；输入/输出节点；保护器件，所述保护器件具有电耦合到所述输入/输出节点的第一端子和电耦合到所述第一电源线的第二端子；可控硅整流器(SCR)器件，所述SCR器件具有电耦合到所述输入/输出节点的阳极端子和电耦合到所述第一电源线的阴极端子，所述SCR器件具有第一内部节点和第二内部节点；以及第一栅极接地碰撞电离MOSFET(GGIMOS)器件，所述第一GGIMOS器件具有电耦合到所述第一内部节点的漏极端子、电耦合到所述第二内部节点的源极端子、以及电耦合到所述第一内部节点和所述第二内部节点中的一个内部节点的栅极端子。51.根据权利要求50所述的电路，其中所述...

【专利技术属性】
技术研发人员：R·斯坦安达姆，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：荷兰,NL