A semiconductor device with FINFET, which provides enhanced reliability. The semiconductor device includes a first N-channel FET and a second N-channel FET, which are coupled in series between a wiring for the output of a 2-input NAND circuit and a wiring for a second supply potential. In the plan, the local wiring is set between the first N-gate electrode of the first N-channel FET extending in the second direction and the second N-gate electrode of the second N-channel FET, and crosses the semiconductor layer extending in the first direction and extends in the second direction. Local wiring is coupled to wiring for thermal dissipation.
【技术实现步骤摘要】
半导体器件相关申请的交叉参考于2017年3月27日提交的日本专利申请第2017-061804号、包括说明书、附图和摘要的公开结合于此作为参考。
本专利技术涉及半导体器件，更具体地，涉及可用于具有FINFET的半导体器件的技术。
技术介绍
近年来，在使用硅的LSI(大规模集成)领域中，发展趋势是朝向作为LSI组成元件的MISFET(金属绝缘体半导体场效应晶体管)的尺寸的减小，尤其在栅电极的栅极长度方面。根据比例定律来进行减小MISFET尺寸的努力。然而，随着器件生成的进步，发现了各种问题，并且难以抑制MISFET中的短沟道效应，同时实现高电流驱动功率。在这种背景下，强有力地推进替代现有平面MISFET的新结构器件的研究和开发。FINFET是上述新结构器件的一种，并且是不同于平面MISFET的三维MISFET。在FINFET中，以从半导体衬底的主面突出的薄板的形状，FET形成在半导体层之上，所以存在在FET的操作期间生成的热量难以传送到半导体衬底的问题。例如，日本未审查专利申请公开第2009-16418号公开了关于FINFET的热量消散的技术。
技术实现思路
本专利技术努...
【技术保护点】
1.一种半导体器件，包括2输入NAND电路，所述2输入NAND电路包括：第一P沟道FET和第二P沟道FET，并联耦合在第一电源电位布线和输出布线之间；第一N沟道FET和第二N沟道FET，串联耦合在所述输出布线和第二电源电位布线之间；第一输入布线，耦合至所述第一P沟道FET的第一P栅电极和所述第一N沟道FET的第一N栅电极；以及第二输入布线，耦合至所述第二P沟道FET的第二P栅电极和所述第二N沟道FET的第二N栅电极，包括：半导体衬底，具有主表面；元件隔离膜，形成在所述半导体衬底的所述主表面上；第一半导体层，穿过所述元件隔离膜，从所述半导体衬底的所述主表面突出，并且在平面图中...
【技术特征摘要】
2017.03.27 JP 2017-0618041.一种半导体器件，包括2输入NAND电路，所述2输入NAND电路包括：第一P沟道FET和第二P沟道FET，并联耦合在第一电源电位布线和输出布线之间；第一N沟道FET和第二N沟道FET，串联耦合在所述输出布线和第二电源电位布线之间；第一输入布线，耦合至所述第一P沟道FET的第一P栅电极和所述第一N沟道FET的第一N栅电极；以及第二输入布线，耦合至所述第二P沟道FET的第二P栅电极和所述第二N沟道FET的第二N栅电极，包括：半导体衬底，具有主表面；元件隔离膜，形成在所述半导体衬底的所述主表面上；第一半导体层，穿过所述元件隔离膜，从所述半导体衬底的所述主表面突出，并且在平面图中沿第一方向延伸；所述第一N栅电极和所述第二N栅电极，通过第一栅极绝缘膜设置在所述第一半导体层之上，并且沿垂直于所述第一方向的第二方向延伸；第一局部布线，沿所述第一方向设置在所述第一N栅电极和所述第二N栅电极之间，并且沿所述第二方向延伸；第一层间绝缘膜，形成在所述半导体衬底的所述主表面之上，覆盖所述第一N栅电极和所述第二N栅电极，露出所述第一局部布线的主表面并邻接在其侧壁上；第二层间绝缘膜，设置在所述第一层间绝缘膜之上；以及第一布线，耦合至所述第一局部布线并且设置在所述第二层间绝缘膜之上。2.根据权利要求1所述的半导体器件，还包括：第二局部布线，沿所述第一方向设置为相对于所述第二N栅电极与所述第一局部布线相对，与所述第一半导体层交叉，并且沿所述第二方向延伸；以及第三局部布线，沿所述第一方向设置为相对于所述第一N栅电极与所述第一局部布线相对，与所述第一半导体层交叉，并且沿所述第二方向延伸，其中所述第二局部布线耦合至所述第二电源电位布线，并且其中所述第三局部布线耦合至所述输出布线。3.根据权利要求2所述的半导体器件，还包括：第一半导体区域，形成在所述第一半导体层中并耦合至所述第一局部布线；第二半导体区域，形成在所述第一半导体层中并耦合至所述第二局部布线；以及第三半导体区域，形成在所述第一半导体层中并耦合至所述第三局部布线。4.根据权利要求2所述的半导体器件，还包括：第二半导体层，穿过所述元件隔离膜，从所述半导体衬底的所述主表面突出，并且沿所述第一方向延伸且在平面图中沿所述第二方向与所述第一半导体层隔开，其中所述第一P栅电极和所述第二P栅电极通过第二栅极绝缘膜设置在所述第二半导体层之上，并且沿所述第二方向延伸，其中所述第一P栅电极和所述第一N栅电极设置在沿所述第二方向延伸的虚拟第一直线上，并且其中所述第二P栅电极和所述第二N栅电极设置在沿所述第二方向延伸的虚拟第二直线上。5.根据权利要求4所述的半导体器件，还包括：第四局部布线，沿所述第一方向设置在所述第一P栅电极和所述第二P栅电极之间，并且沿所述第二方向延伸；第五局部布线，沿所述第一方向设置为相对于所述第二P栅电极与所述第四局部布线相对，与所述第二半导体层交叉，并且沿所述第二方向延伸；以及第六局部布线，沿所述第一方向形成为相对于所述第一P栅电极与所述第四局部布线相对，与所述第二半导体层交叉，并且沿所述第二方向延伸，其中所述第四局部布线耦合至所述输出布线，并且其中所述第五局部布线和所述第六局部布线耦合至所述第一电源电位布线。6.根据权利要求5所述的半导体器件，其中所述第一局部布线和所述第四局部布线设置在沿所述第二方向延伸的虚拟第三直线上，其中所述第二局部布线和所述第五局部布线设置在沿所述第二方向延伸的虚拟第四直线上，并且其中所述第三局部布线和所述第六局部布线设置在沿所述第二方向延伸的虚拟第五直线上。7.根据权利要求6所述的半导体器件，其中所述第一局部布线至所述第六局部布线沿所述第一方向布置为具有相等节距。8.根据权利要求1所述的半导体器件，还包括：第三层间绝缘膜，邻接在所述第一布线的侧壁上并且在平面图中环绕所述第一布线；第二布线，耦合至所述第一布线并且设置在所述第三层间绝缘膜之上；以及第四层间绝缘膜，邻接在所述第二布线的侧壁上并且在平面图中环绕所述第二布线，其中所述第四层间绝缘膜的相对介电常数小于所述第三层间绝缘膜的相对介电常数。9.根据权利要求8所述的半导体器件，还包括：多条第三布线，设置在所述第三层间绝缘膜之上并且在平面图中设置在所述第二布线周围，其中所述多条第三布线的侧壁邻接在所述第四层间绝缘膜上，并且其中所述第四层间绝缘膜在平面图中环绕每条所述第三布线。10.根据权利要求1所述的半导体器件，还包括：第一插塞电极，在平面图中由所述第二层间绝缘膜环绕，并且耦合所述第一局部布线与所述第一布线。11.根据权利要求10所述的半导体器件，还包括：第二插塞电极，在平面图中由所述第二层间绝缘膜环绕，并且耦合所述第一局部布线与所述第一布线。12.根据权利要求1所述的半导体器件，还包括：金属层，所述金属层通过从所述半导体衬底的所述主表面朝向其背表面形成的沟槽中的绝缘膜而形成，其中所述金属层耦合至所述第一布线。13...
【专利技术属性】
技术研发人员：铃村直仁，青野英树，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP
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